JPH0290259A

JPH0290259A - マルチプロセッサシステム

Info

Publication number: JPH0290259A
Application number: JP63241386A
Authority: JP
Inventors: Toshihisa Taniguchi; 谷口　俊久
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-27
Filing date: 1988-09-27
Publication date: 1990-03-29
Also published as: GB2223868B; GB8921803D0; GB2223868A; DE3932227A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、多階層の記憶構造をとるマルチプロセッサシ
ステムに関し、詳しくは、主記憶と２階層以上のバッフ
ァ記憶とより成る多階層の記憶構造をとり、各層の記憶
制御を行って、複数プロセッサにより処理を実行するマ
ルチプロセッサシステムにおいて、各階層の複数個のバ
ッファ記憶に同一アドレスのデータが入った場合のバッ
ファ記憶間のデータの排他制御を効率的に行うマルチプ
ロセッサシステムに関するものである。

〔従来の技術〕

従来、データ処理システムにおいて、処理速度と処理能
力を高めるために、多階層の記憶構造をとるマルチプロ
セッサシステムの技術が用いられる。

第６図は、多階層記憶構造をとるマルチプロセッサシス
テムの一例を示すブロック図である。

なお、以下に参照する全回において、同一要素のものは
同一符号を付け、その繰り返しの説明は省略する。

このマルチプロセッサシステムは、第６図に示すように
、その記憶構成が主記憶（以下ＭＳと略称する）６１と
、記憶制御装置（以下ＳＣと略する）６２内の中間バッ
ファ記憶（以下ＷＳと略称する）６６と、中央処理装置
（以下ＣＰＵと略称する）６３ａおよび６３ｂ内のバッ
ファ記憶（以下ＢＳと略称する）６４ａおよび６４ｂと
の３階層構造をとるものとなっている。また、ここでは
、５Ｃ６２のＷＳｅ２が入出力制御を行う入出力処理装
置（以下ＣＨと略称する）６５に接続される構成となっ
ている。これらのＭＳ６１．ＷＳｅ２、Ｂ５６４ａとの
間の記憶制御が行われ、ＣＰＵ６３ａがＭＳ６１からの
データおよびプログラムを読み出し、データ処理を行う
。

このようなマルチプロセッサシステムにおいては、ＷＳ
ｅ２からＢ　５６４ａ　、　Ｂ　５６４ｂ　ヘの転送は
ブロック単位に行われ、また、ＭＳ６１からＷＳｅ２へ
の転送は１個または複数個（ｎ個）のブロックを単位と
する所謂ライン単位に行われる。ここでは、図示するよ
うに、１ライン単位（Ａ）が、４個のブロック琳位（ａ
ｏ、ａｌ、ａ２．ａ３）より構成される場合を示してい
る。今、ＣＰＵ６３ａがブロックａＯ内のデータを読出
そうとした時、このブロックａＯがＣＰＵ６３ａ内のＢ
５６４ａに存在しない場合、５Ｃ６２内のＷＳｅ２をア
クセスして、ブロックａｏ’１Ｂｓ６４ａへ取込む。こ
の際、Ｗ　Ｓ　６６上にブロックａＯを含むラインＡが
存在しない場合、５Ｃ６２はＭＳ６１をアクセスし、Ｍ
Ｓ６１からラインＡを読出してＷＳｅ２へ取込むと同時
に、Ｂ５６４ａへも転送する。

同様にして、例えばＣＰＵ６３ｂがブロックａＯ内のデ
ータを読み出そうとし、該ブロックａＯがＢ５６４ｂに
存在しない場合には、ＷＳｅ２よりブロックａＯを取込
む。この場合、第６図に示すように、Ｂ５６４ａにブロ
ックａＯが登録されていると、ブロックａＯはＢ５６４
ａとＢ５６４ｂの両方に同時に存在することになる。

このような多階層の記憶構造をとるシステムにおいて、
各々のバッファ記憶にデータを書込むストア方式は、Ｂ
５６４ａおよびＢ５６４ｂに対しては。

その制御の容易さからストアスル一方式（書込みをバッ
ファ記憶と同時に主記憶にも行う方式）を採用し、また
、主記憶よりの中間のバッファ記憶であるＷＳｅ２に対
しては、ＭＳ６１のスループット軽減のためにストアイ
ン方式（書込を中間バッファ記憶だけに行い、リプレー
スの際に主記憶に戻す方式）を採用することが多い、第
６図に示したシステムにおいても、Ｂ５６４ａおよびＢ
５６４ｂはストアスル一方式をとり、ＷＳｅ２はストア
イン方式をとっている。

この場合、前述したように、Ｂ５６４ａおよびＢＳ　６
４　ｂには同時にそれぞれ同一ブロックのデータが登録
されることがある。例えば、ブロックａＯがＢ５６４ａ
およびＢ５６４ｂに同時に存在する状態で、ＣＰＵ６３
ａがＢ５６４ａのブロックａＯ内のデータを書換えた場
合、Ｂ５６４ａ内のブロックａＯは更新されるが、同一
のデータ内容でなければならないＢ５６４ｂ内のブロッ
クａＯは更新されない。

このため、各バッファ記憶の間でデータの不一致が生ず
る。

また、ブロックａＯがＢ５６４ａおよびＢ５６４ｂの両
方に登録されている状態で、ＣＨ６５が入出力処理を行
うことにより５Ｃ６２のＷＳｅ６内のブロックａＯのデ
ータを書換え変更した場合にも、Ｂ５６４ａおよびＢ５
６４ｂ内のブロックａＯは更新されないため、Ｗ　Ｓ　
６６内のブロックａＯ１ＢＳ６４ａおよびＢ５６４ｂ内
のブロックａＯとでは、データの不一致が生ずる。

これに対しては、バッファ記憶の間のこのようなデータ
の不一致を解消するため、データが更新されなかったバ
ッファ記憶の該当ブロックを無効化する処理が行われる
。

第７図は、マルチプロセッサシステムにおけるバッファ
記憶のブロック無効化処理の一例を説明する図である。

第７図において、６７ａ、６７ｂはバッファ記憶に格納
されてるデータの主記憶アドレスを格納しているＢＳデ
ィレクトリ（バッファ・アドレス・アレイ：ＢＡＡ）で
あり、Ｂ５６４ａおよびＢ５６４ｂに対応して設けられ
ている。このＢＳディレクトリ（以下ＢＡＡと略称する
）６７ａはＢ５１３４ａに格納されているデータのディ
レクトリであり、ＢＡＡ６７ｂはＢ５６４ｂに格納され
ているデータのディレクトリである。ＢＡＡ６７ａおよ
びＢＡＡ６７ｂは複数のエントリからなり、各々のエン
トリはＢ５６４ａおよびＢ５６４ｂのブロックと１対１
に対応している。その１つのエントリは、第８図に示す
ように、バッファ記憶の対応するブロックが主記憶アド
レスの何番地に相当するアドレスデータであるかを示す
アドレス（ＡＤＨ）部６８と、そのエントリの有効性を
示す有効ビット（Ｖビット）部６９より構成されている
。

再び、第７図を参照する。ここでは、無効化処理の制御
を行うために、ＣＰＵ６３ａ、ＣＰＵ６３ｂ。

ＣＨ６５の間を結ぶインタフェース？１．７２．７３が
用いられる。各インタフェース？１．７２．７３は、そ
れぞれＣＰＵ６３ａ、ＣＰＵ６３ｂ、ＣＨ６５がストア
を行うことを示す信号と、そのストアアドレスを各ＣＰ
Ｕへ伝える信号パスである。

Ｂ５６４ａおよびＢ５６４ｂにブロックａＯが共に存在
する場合、ＢＡＡ１３７ａおよびＢＡＡ６７ｂの該当エ
ントリのアドレス部６８には、ブロックａＯに対するＭ
Ｓ６１上の主記憶アドレスＡＤＲａＯが登録され、その
エントリの有効ビット部６９のＶビットは“ｌ”となっ
て、該ブロックのデータが有効であることを示している
。ここで、ＣＰＵ６３ａがＢ５６４ａのブロックａＯ内
のデータを書換える場合、インタフェース７１を介して
ＣＰＵ６３ｂにブロックａＯを書換える旨を連絡する。

これによりＣＰＵ６３ｂはＢＡＡ６７ｂを検索し、イン
タフェース７１によって送られてきたＣＰＵ６３ａのス
トアアドレスＡＤＲａＯがＢＡＡ６７ｂに登録されてい
ることが分かると、そのエントリの無効化処理（Ｖビッ
トを０とする処理）を行う、もし、ＢＡＡ６？ｂにアド
レスＡＤＲａＯが登録されていなければ何もしない、Ｃ
ＰＵ６３ｂがストアを行う場合も同様である。又、ＣＨ
６５がＷＳｅ２にストアを行う場合は、ＣＰＵ６３ａお
よびＣＰＵ６３ｂの両方にインタフェース７３によって
ストアアドレスを送る。ＣＰＵ６３ａおよびＣＰＵ６３
ｂの無効化処理は、上述と同様である。

第９図は、マルチプロセッサシステムにおけるバッファ
記憶のブロック無効化処理の他の一例を説明する図であ
る。この無効化処理の他側においては、更に、バッファ
記憶のディレクトリであるバッファ・アドレス・アレイ
（ＢＡＡ）の写しを記憶制御装置（ＳＣ）にフロント・
アドレス・アレイ（ＦＡＡ）として設けて、バッファ記
憶の一致制御を行う、すなわち、第９図に示すように、
５Ｃ６２内に、更に、ＢＡＡ６７ａのコピーであるＦＡ
Ａ７７ａと、ＢＡＡ６７ｂのコピーであるＦＡＡ？７ｂ
とが設けられる。ＦＡＡ？７ａおよびＦＡＡ？７ｂの構
成は、ＢＡＡ６７ａおよびＢＡＡ６７ｂと同じであり、
バッファ記憶にデータのブロックが登録され、ＢＡＡに
アドレスデータが登録された時、対応するＦＡＡにも同
じアドレスデータが登録される。

例えば、Ｂ５６４ａおよびＢ５６４ｂ上に同時にブロッ
クａＯが存在する場合、そのブロックアドレスＡＤＲａ
ＯはＢＡＡ６７ａおよびＢＡＡ６７ｂに登録されており
、更にＦＡＡ７７ａおよびＦＡＡ？７ｂにも登録されて
いる。この時、ＣＰＵ６３ａがＢ５６４ａのブロックａ
Ｏ内のデータを書換えようとする場合、ＢＳはストアス
ル一方式でデータが登録されるので、ストアリクエスト
がＣＰＵ６３ａよりインタフェース７４を介して５Ｃ６
２へ発せられる。

５Ｃ６２は、ＷＳ６６上のブロックａＯ内の要求データ
を書換えると共に、ＦＡＡ？７ｂを検索し、Ｂ５６４ｂ
上に該ブロックが存在しないか調べる。この場合、ＦＡ
Ａ？７ｂにもブロックａＯのアドレスＡＤＲａＯが登録
されているので、５Ｃ６２はＦＡＡ？７ｂの該エントリ
を無効化する。また、同時に。

インタフェース７５を介してＢＡＡ６７ｂの該当エント
リの無効化をＣＰＵ６３ｂへ要求する。これにより、Ｃ
ＰＵ６３ｂはＢＡＡ６７ｂの該当エントリを無効化する
。

ＣＰＵ６３ｂがストアを行う場合も、同様にして、５Ｃ
６２はＦＡＡ７７ａを検索し、もし、そのブロックアド
レスが登録されていれば該エントリを無効化すると共に
、インタフェース７４を介してＣＰＵ６３ａにＢＡＡ１
３７ａの該当エントリの無効化を要求する。ＣＨ６５が
ストアする場合には、５Ｃ６２はＦＡＡ７７ａおよびＦ
ＡＡ？７ｂ両方を検索して、そのブロックアドレスが登
録されていれば該エントリを無効化する。

また、５Ｃ６２はＦＡＡ？？ａおよびＦＡＡ７７ｂのデ
ィレクトリのほかに、ＷＳｅ６のディレクトリであるＷ
ＡＡ７６を有している。ＷＡＡ７６の各エントリは、第
１０図に示すように、そのエントリの有効性を示す有効
ビット（Ｖビット）部７８．そのエントリに対応するＷ
Ｓｅ２のラインの主記憶アドレスを示すアドレス（Ａ　
Ｄ　Ｈ）部７９．およびそのうインがＷＳｅ２に取込ま
れてから該ラインの書換えが行われたことを示す書換有
無ビット（Ｃビット）部８０から構成されている。中間
バッファ記憶は前述したようにストアイン方式で登録さ
れるため、Ｈ５６６においてラインのリプレースが発生
したときに、５Ｃ６２はＷＳｅ２より追出されるライン
をＭＳ６１に書き戻す必要があるか否かをＣビン８部８
０のビット値により決める・ところで、データ処理システムを構成する場合、近年の
著しいデータ処理量の増加に耐え得るシステム、または
１種々の利用形態に耐え得るシステムを構築するために
、データ処理システムの構成には拡張性を持たせること
所望される。

第１１図は、第６図のマルチプロセッサシステムを更に
拡張したマルチプロセッサシステムの一例を示すブロッ
ク図である。ここでの拡張マルチプロセッサシステムは
、第６図に示したマルチプロセッサシステムのシステム
構成に、更に２台の中央処理装置と１台の入出力処理装
置を更に加えて、４台の中央処理装置（ＣＰ　Ｕ６３ａ
　、　ＣＰ　Ｕ６３ｂ、ＣＰＵ６３ｃ、ＣＰＵ６３ｄ）
と２台の人出カ処理装置（６５ａ　、　６５ｂ　）によ
りシステムを構成している例である。第６図のマルチプ
ロセッサシステムに比べると、２倍の台数の中央処理装
置（ＣＰＵ）および入出力処理装置（ＣＨ）が接続され
たデータ処理システムとなっている。

ところで、第１１図に示すようなシステム構成のマルチ
プロセッサシステムとして、システムを拡張する場合に
は、次のような問題が解決されていなければならない、
すなわち、第１１図のマルチプロセッサシステムにおい
ては、記憶制御装置（ＳＣ６２）は、４台のＣＰＵおよ
び２台のＣＨがらのリクエストを受は付は処理する必要
があるので、計６台からのリクエスト処理が可能なスル
ートップを有していなければならない。そのため、この
拡張マルチプロセッサシステムの記憶制御装置は、内部
制御論理の高速化が必要とされ、制御論理装置が複雑と
なり、ハードウェアの論理素子の量が増加し、更に高速
なメモリ素子を必要とする。また更に、各々のリクエス
ト発行元のＣＰＵ６３ａ、ＣＰＵ６３ｂ、ＣＰＵ６３ｃ
、ＣＰＵ６３ｄ、ＣＨ６５ａ　、　ＣＨ６５ｂからのリ
クエストに対するヒツト率を、第６図のシステムと同程
度に保つには、中間バッファ記憶容量を、第６図のシス
テムの中間バッファ記憶に比して、２倍以上のＷＳ容量
とすることが必要となってくる。また、ＣＰＵ６３ａ。

ＣＰＵ６３ｂ、ＣＰＵ６３ｃ、ＣＰＵ６３ｄ、ＣＨ６５
ａ。

ＣＨ６５ｂと５Ｃ６２との接続ケーブル本数も多くなり
、５Ｃ６２はそれだけの個数のケーブル接続口を用意し
ておく必要がある。

このように、第１１図に示したようなマルチプロセッサ
システムの構成をとって、システム構成を拡張するには
、制御論理は複雑でないが、ハードウェア上の性能面で
の種々の制約条件を受ける。

これに対しては、例えば、記憶制御装置を更に別に設け
る構成として、マルチプロセッサシステムを構築するこ
とができる。この例を説明する。

第１２図は、記憶制御装置を２台設けたマルチプロセッ
サシステムの構成の一例を示すブロック図である。第１
２図のマルチプロセッサシステムは、２台の記憶制御装
置（６２ａ　、　６２ｂ　）と、４台の中央処理装置（
ＣＰＵ６３ａ、ＣＰＵ６３ｂ、ＣＰＵ６３ｃ　、　ＣＰ
　Ｕ６３ｄ　）と、２台の入出力処理装置（６５ａ　、
　６５ｂ　）とによりデータ処理システムが構成されて
いる例である。このようなシステム構成においては、図
示されるように、各々の制御記憶装置（ＳＣ６２ａ、５
Ｃ６２ｂ）に対しては、共に接続されるＣＰＵ、ＣＨの
台数は第６図に示すシステム構成例と同じである。この
ため、第１２図のシステムにおける５Ｃ６２ａおよび５
Ｃ６２ｂに要求されるスループットは、第１図の５Ｃ６
２のそれとほぼ同じで良いことになり、第１１図のシス
テム構成例のようなハードウェア面での性能上の制約条
件の問題点は生じない。

しかし、第１２図に示すようなシステム構成では、各々
のＣＰＵ内のＢＳのデータ一致制御をＢＳ　６４　ａお
よびＢ５６４ｂに加えて、Ｂ５６４ｃおよびＢ５６４ｄ
についても行う必要がある。その上、２台とした５Ｃ６
２ａおよび５Ｃ６２ｂにおけるＷ　Ｓ　６６ａおよびＷ
　Ｓ　６６　ｂについても行う必要がある。

例えば、ブロックａＯのデータがＷＳおよびＢＳに登録
されていない場合、ＣＰＵ６３ａがブロックａＯ内のデ
ータに対して読出し要求を５Ｃ６２ａへ発行すると、ブ
ロックａＯを含むラインＡがＷＳ６６ａに登録されると
共に、Ｂ５６４ａにブロックａＯが登録される。この状
態で、ＣＰＵ６３ｃがやはりブロックａＯ内のデータの
読出し要求を５Ｃ６２ｂに対して発行すると、Ｗ　Ｓ　
６６　ｂにもラインＡが登録され、Ｂ５６４ｃにもブロ
ックａＯが登録される。この状態で、更にＣＰＵ６３ｂ
およびＣＰＵ６３ｄが、やはりブロックａＯ内のデータ
読出し要求を５Ｃ６２ａおよび５Ｃ６２ｂへそれぞれ発
行すると、Ｂ５６４ｂおよびＢ５６４ｄにもブロックａ
Ｏが登録される。この結果、ＷＳ６６ａおよびＷＳ６６
ｂには共にラインＡが登録され、かつＢ５６４ａ、Ｂ５
６４ｂ　、　Ｂ　５６４ｃ　、およびＢ５６４ｄの全て
にブロックａＯが同時に登録されている状態となる。

この状態で、ＣＰＵ６３ａがブロックａＯ内のデータを
書換えると、Ｂ５６４ａ内のブロックａＯとＷＳ６６ａ
内のラインＡ内の該データが書換えらる処理が行われる
。しかし、Ｂ　５６４ｂ　、　Ｂ　５６４ｃ　。

およびＢ５６４ｄ内のブロックａＯの該データとＷＳ　
６６　ｂ内のラインＡ内のブロックａＯの該データは書
換えられない。このため、ＢＳのデータ一致制御により
、Ｂ　５６４ｂ　、　Ｂ　５６４ｃ　、およびＢ５６４
ｄ内のブロックａＯの無効化と、ＷＳのデーター致制御
によるＷＳ６６ｂのラインＡの無効化を行う必要がある
。

このような無効化処理を行うために、第１３図に示すよ
うに、ＷＡＡのエントリは、登録する内容を拡張して、
Ｖピット部９４３．ＡＤＲ部９７．およびＣピット部９
８に、更に、ＥＸＸシフ８９９を設ける構成とする。こ
のＥＸＸシフ８９９には、無効化処理の排他制御を行う
ため、次のような意味を持たせる。すなわち、ＥＸビッ
トが“１”のラインは、ＷＳについては自ＳＣ内のＷＳ
にのみ存在し。

他ＳＣ内のＷＳには存在しないことを意味し、ＢＳにつ
いては、自ＳＣに接続されるＣＰＵ内のＢＳには存在し
うるが、自ＳＣ以外の他ＳＣに接続されるＣＰＵ内のＢ
Ｓには存在しないことを意味する。

これにより、ＣＰＵがバッファ記憶内のあるブロックの
データを書き換えるとき、該ＣＰＵに接続されるＳＣは
自己のＷＳに対するＷＡＡを検索することにより、該ブ
ロックを含むラインが自ＳＣ以外の他ＳＣのＷＳに存在
しないことが直ちに分かり、存在しない場合、他ＳＣを
起動しないですむ。

このようなマルチプロセッサシステムにおける動作を、
第１４図を参照して具体的に説明する。

第１４図において、ＭＳ６１に２台の５Ｃ６２ａおよび
５Ｃ６２ｂ、が接続され、更に、５Ｃ６２ａにはＣＰ　
Ｕ６３ａ　、　ＣＰ　Ｕ６３ｂ　、およびＣＨ６５ａが
、５Ｃ６２ｂにはＣＰ　Ｕ６３ｃ　、　ＣＰ　Ｕ６３ｄ
　、およびＣＨ６５ｂがそれぞれ接続される。ＣＰＵ６
３ａはＢ５６４ａとそのディレクトリのＢＡＡ６７ａを
有し、同様に、ＣＰＵ６３ｂはＢ５６４ｂとそのディレ
クトリのＢＡＡ６７ｂを有する。５Ｃ６２ａは、ＷＳ６
６ａと、そのディレクトリＷＡＡ７６ａと、更に、ＢＡ
Ａ６７ａおよびＢＡＡ６７ｂのそれぞれの写しであるＦ
ＡＡ７７ａおよびＦＡＡ７７ｂを有する。５Ｃ６２ｂ、
ＣＰＵ６３ｃ、およびＣＰＵ６３ｄの側においても、同
様にそれぞれ中間バッファ記憶、バッファ記憶、それら
のディレクトリ、およびディレクトリの写しを有する構
成となっている。ＢＡＡ６７ａ、ＢＡＡ６７ｂ、ＢＡＡ
６７ｃ、ＢＡＡ６７ｄの各エントリの登録内容は、第８
図に示したエントリと同様に、有効ビット部およびアド
レス部から構成されている。

また、ＷＡＡ７６ａおよびＷＡＡ７６ｂの各エントリの
登録内容は、ここでは、第１３図に示すように、有効ビ
ット（Ｖビット）部９６．アドレス（ＡＤＲ）部９７．
書換有無ビット（Ｃビット）部９８．およびＥＸＸシフ
８９９から構成されている。

ＣＰＵ６３ａからインタフェース７４を介して、ライン
ＡのブロックａＯ内のデータに対する書込み要求を５Ｃ
６２ａが受取ると、５Ｃ６２ａはＷＡＡ７６ａを検索す
る。

先ず、ＷＡＡ７６ａにラインＡが登録されているケース
から説明する。この場合、該書込み要求はＷＳ６６ａ上
で処理され、Ｗ　３６６　ａ上のラインＡのブロックａ
Ｏ内のデータを書換える。更に、Ｂ５６４ｂに対するデ
ータ一致制御のため、５Ｃ６２ａはＦＡＡ？７ｂを検索
し、該ブロックが登録されていれば、ＦＡＡ７７ｂの該
当エントリを無効化するとともに、ＣＰＵ６３ｂに対し
てインタフェース７５によりＢＡＡ６７ｂの該当ブロッ
クの無効化要求を発する。ＦＡＡ？７ｂに該当ラインが
登録されていなければ何もしない。

ＷＳ６６ｂ　、　Ｂ　５６４ｃ　、およびＢ５６４ｄに
対するデータ一致制御は、ＦＡＡ７６ａのラインＡの＃
Ｊ、録されているエントリのＥＸビットの値によって変
わる。先ず、ＥＸビットが１１１　ＩＰの場合は、ライ
ンＡがＷ　Ｓ　６６　ｂにも、Ｂ５６４ｃおよびＢ５６
４ｄにも存在しないので、５Ｃ６２ａはインタフェース
９１を起動しない、ＥＸビットが０”の場合は、ライン
ＡがＷＳ６６ｂに、又、ラインＡ内のブロック（ａｏ、
ａｏ、ａ２．ａ３とする）がＢ５６４ｃおよびＢ５６４
ｄに存在する可能性があるので、５Ｃ６２ａはインタフ
ェース９１を起動して５Ｃ６２ｂヘデータ一致制御を要
求する。この要求により、５Ｃ６２ａはインタフェース
９１を起動して５Ｃ６２ｂヘデータ一致制御を要求する
。この要求により、５Ｃ６２ｂはＷＡＡ７６ｂを検索し
、ラインＡが登録されていれば、このエントリを無効化
する。また、ＦＡＡ？７ｃおよびＦＡＡ？７ｄにライて
は、ラインＡ内の全ブロックについて（ここではブロッ
クａＯ１ａｌ、ａ２．ａ３について）検索し、登録され
ているブロックがあれば該当エントリを無効にするとと
もに、ＣＰＵ６３ｃおよびＣＰＵ６３ｄに対してそれぞ
れインタフェース９４およびインタフェース９５により
該ブロックの無効化要求を発行する。これにより、　Ｗ
Ｓ６６ｂ　、　Ｂ　５６４ｃ　、およびＢ５６４ｄ上に
ラインＡのデータは無効化され、存在しなくなるので、
５Ｃ６２ａはＷＡＡ７６ａ内のラインＡの登録されてい
るエントリのＥＸビットを“１”にセットしなおす。

次にＷＡＡ７６ａにラインＡが登録されていない場合を
説明する。この場合、５Ｃ６２ａはインタフェース９１
により、５Ｃ６２ｂに対してデータ一致制御の要求を送
出して、該Ｗ　Ｓ　６６　ａへの書込み要求処理を中断
する。５Ｃ６２ｂはＷＡＡ７６ｂを検索し、その結果を
、つまりＷＡＡ７６ｂに登録されていないことの結果を
、あるいは登録されていた時は該当エントリのＣビット
の値を、インタフェース９１により５Ｃ６２ａへ連絡し
、ＷＡＡ７Ｇｂ上の該当ラインを無効にする。また、５
Ｃ６２ｂはＦＡＡ７７ｃおよびＦＡＡ？７ｄを検索し、
登録されていれば、Ｂ５６４ｃおよびＢ５６４ｄの無効
化要求を、それぞれＣＰＵ６３ｃおよびＣＰＵ６３ｄに
発する。

５Ｃ６２ａはインタフェース９１による５Ｃ６２ｂのＷ
ＡＡ７６ｂの検索結果の連絡を受取ると、ＭＳ６１より
ラインＡを読出し、ＷＳ６６ａへ書込み、ＣＰＵ６３ａ
からの書込要求を処理し、ラインＡのエントリをＷ　Ａ
　Ａ　７６　ａに登録する。この時、前述したようにＷ
Ｓ６６ｂ　、　Ｂ　５６４ｃおよびＢ５６４ｄからはラ
インＡが追出されているので、ＷＡＡ７６ａにはＥＸビ
ットを′１″として登録する。

なお、いずれの場合も、ＷＡＡ７６ａのラインＡの登録
されているエントリのＣビットが１′″にセットされる
。更に、読出し要求に対してもＥＸビットをセットされ
る場合がある。すなわち、ラインＡ内のデータを読出し
た後、そのデータを書換える可能性のある場合、ライン
Ａを読出した時にあらかじめＥＸビットがセットされる
。

次に、ＣＰＵあるいはＣＨからのラインＡに対するＥＸ
セットの読出し要求が来た場合のＳＣの動作を説明する
。

第１４図において、ＣＰＵ１３３ａがラインＡのデータ
に対するＥＸビットをセットする読出し要求を発行した
場合、該データがＢ５６４ａ上にあれば、該要求はＢ５
６４ａにより処理されるので、ＷＡＡ７６ａのＥＸビッ
トはセットされない。もし、Ｂ５６４ａに該データが存
在しなければ、ＥＸセットの読出し要求が、５Ｃ６２ａ
に対して発せられる。もし、ラインＡがＷＡＡ７６ａに
登録されている場合は、Ｗ８６６ａを読出すことにより
５Ｃ６２ａ内で処理されるので、やはりＥＸビットはセ
ットされない。しかし、ラインＡがＷ　Ｓ　６６　ａ上
に存在しない場合、インタフェース９１により５Ｃ６２
ｂに対して該ラインがＷ　Ｓ　６６　ｂ上にて書換えら
れて存在するか否かが間合せられる。この際、５Ｃ６２
ｂはＷＡＡ７６ｂの検索を行うと共に、ＦＡＡ？？ｃお
よびＦＡＡ？？ｄを検索し、ラインＡがいづれにも存在
しない場合は、インタフェース９２によりＥＸビットの
セット可を連絡する。この場合には、５Ｃ６２ａはライ
ンＡのデータをＭＳ６１から読み出し、ＷＳ６６ａに格
納し、ラインＡのエントリをＷＡＡ７６ａに登録する際
にＥＸビットを“１″にセットする。

このような拡張マルチプロセッサシステムに関するバッ
ファ記憶の間の排他制御の技術については、特開昭６０
−１３８６５３号公報に記載されている。

〔発明が解決しようとする課題〕

このような、マルチプロセッサシステムにおける多階層
のバッファ記憶の排他制御を行う場合において、ストア
処理を実行する時、自ＳＣのＥＸビットが“０”の場合
は、他ＳＣのＷＡＡに該当ラインが存在するか検索し、
存在すればこのエントリを無効にするとともに、該ライ
ン内の全ブロックについて、他ＳＣに接続されているＢ
Ｓに該ブロックが存在するか検索し、存在すればそれら
のブロックを無効化してしまう。この方法は、ストア処
理が１ラインの領域に連続して実施される場合は効率が
良いが、１ラインのうち１ブロック分しかストア処理を
行なわない場合においては。

ＢＳに取込んでいる残りブロックは本来は無効化する必
要がないのに、無条件に無効化がなされてしまうことに
なり、Ｎ　Ｉ　Ｂ　Ｒ（Ｎｏｔ　　Ｉｎ　Ｂｕｆｆｅｒ
ｓｔｒａｇｅ　Ｒａｔｉｏ　；　Ｂ　Ｓにアクセス対象
ブロックが存在しない確率）が高くなるという問題があ
る。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、マルチプロセッサシステムのバッファ
記憶の間を排他制御を行う場合に、ＮＩＢＲを高くしな
いことにある。

また１本発明の他の目的は、ＢＳのブロックの複数倍の
大きさをラインサイズとするＷＳを有する少なくととも
２５Ｃ構成とするマルチプロセッサシステムシステムお
いて、ＷＳ間のデータ一致制御時に他ＳＣ側のＢＳのデ
ータ無効化処理についてはライン単位でなくブロック単
位で行うことを可能とすることにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、ＭＳと、
ＭＳ上のデータの写しを格納する複数のＷＳと、ＷＳに
対応して少なくとも１つ存在し。

各々のＷＳ上のデータの写しを格納する複数のＢＳと、
各々のＷＳおよびＢＳに対応して当該ＷＳおよびＢＳに
格納されているデータの主記憶アドレスを登録するＢＡ
Ａとを有し、ＷＳのデータ登録単位がＢＳのデータ登録
単位の複数倍とする多階層の記憶構造をとり、ＢＳを各
ＣＰＵ単位で専用する構成とされたマルチプロセッサシ
ステムにおいて、自ＣＰＵ対応の当該ＷＳに格納されて
いる主記憶アドレスのデータが他ＣＰＵ対応のＷＳおよ
びそれに接続されているＢＳに格納されているか否かを
示す複数個の特定ビットを当該ＷＳのＷＡＡ対応に設け
、ＷＳのデータを書き換える際。

当該ＷＳのＷＡＡを検索し、該当ディレクトリのエント
リの複数個の特定ビットの値によって、他ＣＰＵ対応の
ＷＳおよびそれに接続されているＢＳデータを無効化す
る処理の要否を判定する制御手段を有することを特徴と
する。

また、自ＣＰＵ対応の当該ＷＳに格納されている主記憶
アドレスのデータが他ＣＰＵ対応のＷＳおよびそれに接
続されているＢＳに格納されているか否かを示す特定ビ
ットを、ＷＳ間のデーター致を管理する第１特定ビット
と、ＷＳと他系ＷＳに接続されている８８間のデータ一
致を管理する第２特定ビットとに分離して、当該ＷＳの
ＷＡＡのエントリの一部、あるい該エントリと対応づけ
られるメモリアレイ情報として設け、該特定ビットの値
によるＷＳのデータを書き換える際のＷＳ間の一致制御
と、ＷＳと他系の８８間の一致制御とを独立して行う制
御手段を有することを特徴とする。

〔作用〕

前記手段によれば、マルチプロセッサシステムにおいて
、自ＣＰＵ対応の当該ＷＳに格納されている主記憶アド
レスのデータが他ＣＰＵ対応のＷＳおよびそれに接続さ
れているＢＳに格納されているか否かを示す特定ビット
を複数個とし、この複数個の特定ビットを当該ＷＳのＷ
ＡＡ対応に設ける。そして、ＷＳのデータを書き換える
際、当該ＷＳのＷＡＡを検索し、該当ディレクトリのエ
ントリの複数個の特定ビットの値によって、他ＣＰＵ対
応のＷＳおよびそれに接続されているＢＳデータを無効
化する処理の要否を判定する。

また、複数個として設ける特定ビットを、ＷＳ間のデー
タ一致を管理するＥＸビットと、ＷＳと他系ＷＳに接続
されているＢＳ間のデータ一致を管理するＥＸビットを
分離して設け、ＷＡＡのエントリの一部、あるいはＷＡ
Ａのエントリと対応づけられるメモリアレイ情報として
持ち、各々の特定ビットを参照して、ＷＳ間の一致制御
と、ＷＳと他系８８間の一致制御とを独立して行う。

すなわち、ＷＳ間の一致制御を行う特定ビットのＷＳ用
ＥＸビットを、例えば、ＥＸＬビットとし、ＢＳブロッ
ク対応の特定ビットを、例えば、ＥＸＯビット〜ＥＸ３
ピットとして、ＷＳにストアする時、ＷＡＡの該当エン
トリのＥＸＬビットが“１”の場合、他ＷＳに同一デー
タは存在しないから自ＷＳにのみストアする処理制御を
行う。

また、ストアアドレスのブロック対応のＥＸｉビット（
ｉ＝ｏ〜３）が１１１”のときは、該当ブロックは他系
のＢＳには存在しないから、他系ＢＳに対してブロック
キャンセル要求を出ない、また、ＥＸｉビットが０”な
ら、ＷＳのストア動作と共に、他系ＢＳに対してブロッ
クキャンセル要求を出す、自ＷＡＡに該当エントリが存
在しない場合、または存在してもＥＸＬビットが“Ｏ”
の場合は、他系ＷＡＡを検索し、該ＷＡＡにエントリが
存在すれば、それを無効化し、自ＷＡＡ、ＷＳにＥＸＬ
ビットは“１″として新エントリを登録する。この時、
他系ＢＳのブロックはブロックＯ〜ブロック３に相当す
る全ブロックが無効化されずに、自ＷＳへのストアアド
レスに対応するブロックのみ無効化され、ＥＸｉビット
（ｉ　＝ストアアドレスのブロック番号）を“１”とし
て、自ＷＡＡに登録される。

これにより、ＷＳ間のデータ一致制御を行う場合、他Ｓ
Ｃ側のＢＳのデータ無効化処理についてはライン単位で
なくブロック単位で行うことができる。すなわち、スト
ア動作に伴なうＷＳおよびＢＳ上のデータ無効化処理を
行う場合、ＷＳはライン単位にＷＡＡｕ録時に相手ＷＳ
の無効化を実行するが、その時、他系にＳＣに接続され
ているＢＳのブロック無効化は該当ストアアドレスを含
むブロックに対してのみ行い、未だデータが変更されて
いない該ライン内の残りブロックについてはデータを残
すことができる。したがって、ライン内の全ブロックに
対してストアリクエストが発行されない限り、ＢＳのヒ
ツト率が低下するのを防止できる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は１本発明の一実施例にかかるマルチプロセッサ
システムの要部の全体の構成を示すブロック図である。

また、第２図は１本発明の一実施例にかかる中間バッフ
ァ記憶のディレクトリのエントリの構成の一例を説明す
る図である。

第１図において、ＭＳ６１には２台の５Ｃ６２ａおよび
５Ｃ６２ｂが接続され、更に、５Ｃ６２ａにはＣＰ　Ｕ
６３ａ　、　ＣＰ　Ｕ６３ｂ　、およびＣＨ６５ａが、
５Ｃ６２ｂにはＣＰＵ６３ｃ、ＣＰＵ６３ｄ、およびＣ
Ｈ６５ｂがそれぞれ接続される。ＣＰＵ６３ａはＢ５６
４ａとそのディレクトリのＢＡＡ５７ａを有し、同様に
、ｃｐＵ６３ｂはＢ５６４ｂとそのディレクトリのＢＡ
Ａ６７ｂを有する。５Ｃ６２ａは、ＷＳ６６ａと、その
ディレクトリＷＡＡ７６ａと、更に、ＢＡＡ６７ａおよ
びＢＡＡ５７ｂのそれぞれの写しであるＦＡＡ？？ａお
よびＦＡＡ？？ｂを有する。５Ｃ６２ｂ、ＣＰＵ６３ｃ
、およびＣＰＵ６３ｄの側においても、同様にそれぞれ
中間バッファ記憶、バッファ記憶、それらのディレクト
リ、およびディレクトリの写しを有する構成となってい
る。ＢＡＡ６７ａ、ＢＡＡ６７ｂ、ＢＡＡ６７ｃ、ＢＡ
Ａ６７ｄの各エントリの登録内容は、有効ビット部およ
びアドレス部から構成されている（第８図参照）。また
、ＷＡＡ７６ａおよびＷＡＡ７６ｂの各エントリの登録
内容は、有効ビット部、アドレス部、書換有無ビット部
、バッファ記憶の間の排他制御を行う複数個の特定ビッ
トを登録する特定ビット部から構成されている。

このように、第１図のマルチプロセッサシステムのシス
テム構成は第１２図で説明したものと同じであるが、Ｗ
ＡＡ？６ａ、７６ｂの各エントリの内容は、第２図に示
すように構成されているものを用いる。ここで特徴的な
ことは、バッファ記憶の間の排他制御を行う特定ビット
を、複数個の特定ビットで構成している点である。第２
図に示すように、エントリ２０に登録する複数個の特定
ビット部は、ＥＸＬビット２１と、各ブロック対応のＥ
ＸＯビット２２．ＥＸＩビット２３．ＥＸ２ビット２４
゜ＥＸ３ビット２５から構成されている。ＥＸＬビット
２１はＷＳのラインデータがＷＳ間で排他状態にあるこ
とを示すビットである。ＥＸＬビット２１が“１”のと
き、他ＳＣのＷＳには同一ラインデータは存在しないこ
とを保証する。ＥＸＯビット２２゜ＥＸＩビット２３．
ＥＸ２ビット２４．ＥＸ３ビット２５は、それぞれＷＳ
のエントリ２０のラインデータを構成するＢＳブロック
の番号対応の制御ビットとなっている。この複数個設け
られた各々のＥＸＯビット２２．ＥＸＩビット２３．Ｅ
Ｘ２ビット２４゜ＥＸ３ビット２５が“１”のときは、
各々ブロック毎に、他ＳＣのＷＳに接続されている全て
のＢＳに同一ブロックデータが存在しないことを保証す
る。

次に、第３図、第４図によりＷＳのヒツト判定動作と、
排他制御を行うためのＷＳ、ＢＳの相互照会動作につい
て説明する。

第３図は、リクエストアドレスとＷＡＡのエントリの比
較を行うヒツト判定回路の一例を示すブロック図である
。第３図において、２０はＷＡＡのエントリ、３０はリ
クエストアドレス、３０ａはリクエストアドレスのエン
トリアドレス情報、３０ｂはＷＳライン内のブロック番
号を示す２ビット情報である。また、３１は２ビットの
デコーダ、３２はエントリアドレス比較回路、３３〜３
７はＡＮＤゲート、３８はＯＲゲート、３９〜４０はＡ
ＮＤゲート、４１はインバータ、４２〜４３はＡＮＤゲ
ート、４４はＯＲゲートである。ここでは、エントリア
ドレスの比較を、エントリアドレス比較回路３２により
行い、比較結果と共に、各々ＷＳライン内のブロック番
号のデコード出力によるＥＸＯ−ＥＸ３ビットの出力と
の論理により、各々の状態を判定して出力する。

すなわち、ここで、ＯＲゲート４４．インバータ４１゜
ＡＮＤゲート４２．ＡＮＤゲート４３からのそれぞれの
出力結果の信号Ａ、Ｂ、Ｃ，Ｄは１次の第１表に示すよ
うな各々の状態であることを示す。

（この頁以下余白）第１表第４図は、記憶制御装置における中間バッファ記憶のヒ
ツト制御および排他制御を行う制御回路の要部を示す回
路図である。第４図においては、４０−構成のＷＡＡに
おける制御回路の例を示している。

第４図を参照して、各々のロー毎のヒツト判定回路（第
３図）からの信号Ａ、Ｂ、Ｃ，Ｄの出力を統合して、Ｓ
Ｃとしてのヒツト判定、排他制御を行う場合の動作を説
明する。第４図において、４５ａ　、　４５ｂ　、　４
５ｃ　、　４５ｄはそれぞれロ一番号Ｏのヒツト判定回
路、ロ一番号１のヒツト判定回路。

ロ一番号２のヒツト判定回路、ロ一番号３のヒツト判定
回路である。各々のヒツト判定回路の出力Ａ、Ｂ、Ｃ，
Ｄのロー毎の出力がそれぞれＡＯ〜Ａ３．ＢＯ〜Ｂ３．
Ｃｏ−Ｃ５，Ｄｏ−Ｄ３に対応する。また、４６ａ　〜
４６ｄ　、　４７．４８．５０．５４．５５はＯＲゲー
ト、４９．５１〜５３はＡＮＤゲートである。

５６は４ビットエンコーダ、５７はセレクタである。

５９は所望ラインがＷＳに存在しない時、ラインを置換
するローを決定する置換ローを決定する置換論理（以下
ＷＲＡと略称する）がらの信号であり。

２ビットのロー情報である。５８はｗＳのロ一番号レジ
スタ（２ビット）である、以下、制御回路の各々の論理
ゲートにより論理がとられて出力される出力ゲートの論
理出力Ｉ、　ＩＩ、　ＩＩ、　ＩＶ、　Ｖ、　ＶＩにつ
いて、第２ａ表、第２ｂ表、および第２ｃ表により説明
する。

（この頁以下余白）第２ａ表第２ｂ表第２ｃ表上記ＢＳに対するブロックキャンセル処理では、５Ｃ６
２ａから５Ｃ６２ｂ側の系のＢ５６４ｃおよびＢ５６４
ｄをブロックキャンセルする場合、ＦＡＡ７７Ｃおよび
ＦＡＡ？７ｄを用いて、Ｂ　Ａ　Ａ６？　ｃおよびＢＡ
Ａ６７ｄに該当エントリが存在するか否かを検索し、存
在する場合のみ、ＢＡＡ６７ｃおよびＢＡＡ６７ｄへ該
当エントリの無効化要求を発行する。

また、ＥＸＸ要求色フェッチリクエストとは、フェッチ
したブロック又はラインにその後ストアをする確率が大
きいリクエストのことである。

第５図は、リクエストアドレスとＷＡＡのニジトリの比
較を行うヒツト判定回路の他の例を示す回路図である。

第５図のヒツト判定回路は、第３図のヒツト判定回路と
基本的には同じ構成であるが、ＷＡＡのエントリに登録
される特定ビットとして、ＷＳ用ＥＸビットのＷＸＬビ
ットを設けていないエントリに対応するものである。す
なわち、ＷＳ用ＥＸビットのＷＸＬビットからの信号に
替えて、ブロック対応の特定ビットＥＸＯビット〜ＥＸ
３ビットからの信号の論理和信号を用いるようにしてい
る。このため、特にＯＲゲート６０が設けられ、ここか
らの信号出力を使用するようにしている。このようなヒ
ツト判定回路を用いる場合において、ＥＸＬビットを持
つ場合と異なるのは。

ＥＸＸ要求色フェッチリクエストの処理で、アクセスア
ドレスに対応するブロックｉのＥＸｉをストア処理でな
いにもかかわらず、′１”にしなければならない点であ
る。

以上、説明したように１本実施例による要部をまとめる
と１次のようになる。

（１）ストアリクエストに対するＷＳ間の一致制御は、
ライン単位で実施するが、ＢＳのデータはブロック単位
に管理するため、該ブロックが更新されない限り、他系
のＢＳのデータは無効とされず残っている二とになる。

従って、他系ＢＳのＮＩＢＲが高くなるのを防止できる
。

（２）ＥＸＸ要求色フェッチリクエストに対するＷＳ間
の一致制御においても、相手ＷＳのエントリを無効化し
ても、他系ＢＳはストアリクエストが発行されるまで無
効化されないので他系ＢＳのＮＩＢＲを小さくできる。

また１以上に説明した実施例においては、多階層の記憶
構造は３階層の場合を説明しているが、４階層以上の記
憶構造を有するシステムにも１本発明は適用することが
できる。また、Ｃ：ＰＵ、　ＣＨ，ＷＳの構成数も、容
易に拡張可能である。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、主記憶（ＭＳ
）と、複数の中間バッファ（ＷＳ）及びバッファ記憶（
Ｂ　Ｓ）から構成されるマルチプロセッサシステムにお
いて、ストア動作に伴なうＷＳおよびＢＳ上のデータ無
効化に関し、ＷＳはライン単位にＷＡＡ登録時に相手Ｗ
Ｓの無効化を実行するが、その時、他系にＳＣに接続さ
れているＢＳのブロック無効化は該当ストアアドレスを
含むブロックのみ実行し、未だデータが変更されていな
い該ライン内の残りブロックについてはデータを残すこ
とができる。このため、ライン内の全ブロックに対して
ストアリクエストが発行されない限り、ＢＳのヒツト率
が低下するのを防止できる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるマルチプロセッサ
システムの要部の全体の構成を示すブロック図、第２図は１本発明の一実施例にかかる中間バッファ記憶
のディレクトリのエントリの構成の一例を説明する図、第３図は、リクエストアドレスとＷＡＡのエントリの比
較を行うヒツト判定回路の一例を示すブロック図、第４図は、記憶制御装置における中間バッファ記憶のヒ
ツト制御および排他制御を行う制御回路の要部を示す回
路図、第５図は、リクエストアドレスとＷＡＡのエントリの比
較を行うヒツト判定回路の他の例を示す回路図、第６図は、多階層記憶構造をとるマルチプロセッサシス
テムの一例を示すブロック図、第７図は、マルチプロセ
ッサシステムにおけるバッファ記憶のブロック無効化処
理の一例を説明する図、第８図は、バッファ記憶のディレクトリのエントリの構
成の一例を示す図。第９図は、マルチプロセッサシステムにおけるバッファ
記憶のブロック無効化処理の他の一例を説明する図。第１０図は、中間バッファ記憶のディレクトリのエント
リの構成の一例を示す図、第１１図は、第６図のマルチプロセッサシステムを更に
拡張したマルチプロセッサシステムの一例を示すブロッ
ク図、第１２図は、記憶制御装置を２台設けたマルチプロセッ
サシステムの構成を示すブロック図。第１３図は、中間バッファ記憶のディレクトリのエント
リの構成の他の一例を示す図。第１４図は、第１２図のマルチプロセッサシステムにお
けるバッファ記憶のブロック無効化処理の一例を説明す
る図である。図中、６１・・・主記憶、６２．６２ａ　、　６２ｂ・
・・記憶制御装置、　６３ａ　、　６３ｂ　、　６３ｃ
　、　６３ｄ　−演算処理装置。６６、６６ａ　、　６６ｂ−−−中間バッファ記憶、６
４ａ　、　６４ｂ。６４ｃ　、　６４ｄ　・＝バッファ記憶、　６７ａ　、
　６７ｂ　、　６？ｃ　。６７ｄ−・・ディレクトリ（Ｂ　ＡＡ）　、？７ａ　、
　？？ｂ　、　？７ｃ　、　７７ｄ−−−ディレクトリ
（ＦＡＡ）　、７６ａ、７６ｂ・・・ディレクトリ（Ｗ
ＡＡ）。算２回

Claims

【特許請求の範囲】１、主記憶と、主記憶上のデータの写しを格納する複数
の中間バッファ記憶と、中間バッファ記憶に対応して少
なくとも１つ存在し、各々の中間バッファ記憶上のデー
タの写しを格納する複数のバッファ記憶と、各々の中間
バッファ記憶およびバッファ記憶に対応して当該中間バ
ッファ記憶およびバッファ記憶に格納されているデータ
の主記憶アドレスを登録するディレクトリとを有し、中
間バッファ記憶のデータ登録単位がバッファ記憶のデー
タ登録単位の複数倍とする多階層の記憶構造をとり、バ
ッファ記憶を各プロセッサ単位で専用する構成とされた
マルチプロセッサシステムにおいて、自プロセッサ対応
の当該中間バッファ記憶に格納されている主記憶アドレ
スのデータが他プロセッサ対応の中間バッファ記憶およ
びそれに接続されているバッファ記憶に格納されている
か否かを示す複数個の特定ビットを当該中間バッファ記
憶のディレクトリ対応に設け、中間バッファ記憶のデー
タを書き換える際、当該中間バッファ記憶のディレクト
リを検索し、該当ディレクトリのエントリの複数個の特
定ビットの値によって、他プロセッサ対応の中間バッフ
ァ記憶およびそれに接続されているバッファ記憶のデー
タを無効化する処理の要否を判定する制御手段を有する
ことを特徴とするマルチプロセッサシステム。２、中間バッファ記憶のディレクトリ対応に設ける複数
個の特定ビットは、他プロセッサ対応の中間バッファ記
憶に対して１個と、自プロセッサ対応のバッファ記憶の
ブロック単位またはその複数倍毎にｎ個との合計ｎ＋１
個のビットであることを特徴とする請求項１に記載のマ
ルチプロセッサシステム。３、中間バッファ記憶のディレクトリ対応に設ける複数
個の特定ビットは、自プロセッサ対応のバッファ記憶の
ブロック単位またはその複数倍毎にｎ個のビットを設け
、他プロセッサ対応の中間バッファ記憶に対する特定ビ
ットの信号を、バッファ記憶に対して設ける前記ｎ個の
特定ビットの論理和信号とすることを特徴とする請求項
１に記載のマルチプロセッサシステム。４、中間バッファ記憶のデータを書き換える際、他プロ
セッサ対応の中間バッファ記憶のデータを無効化するた
めの処理を、中間バッファ記憶に対する１個の特定ビッ
トまたはバッファ記憶に対するｎ個の特定ビットの論理
和の値によっ実行することを特徴とする請求項１に記載
のマルチプロセッサシステム。５、中間バッファ記憶のデータを書き換える際、他プロ
セッサ対応の中間バッファ記憶に接続されているバッフ
ァ記憶のデータを無効化するための処理を、該当中間バ
ッファ記憶のディレクトリのバッファ記憶のブロック対
応の特定ビットの値によって実行することを特徴とする
請求項１に記載のマルチプロセッサシステム。６、主記憶と、主記憶上のデータの写しを格納する複数
の中間バッファ記憶と、中間バッファ記憶に対応して少
なくとも１つ存在し、各々の中間バッファ記憶上のデー
タの写しを格納する複数のバッファ記憶と、各々の中間
バッファ記憶およびバッファ記憶に対応して当該中間バ
ッファ記憶およびバッファ記憶に格納されているデータ
の主記憶アドレスを登録するディレクトリとを有し、中
間バッファ記憶のデータ登録単位がバッファ記憶のデー
タ登録単位の複数倍とする多階層の記憶構造をとり、バ
ッファ記憶を各プロセッサ単位で専用する構成とされた
マルチプロセッサシステムにおいて、自プロセッサ対応
の当該中間バッファ記憶に格納されている主記憶アドレ
スのデータが他プロセッサ対応の中間バッファ記憶およ
びそれに接続されているバッファ記憶に格納されている
か否かを示す特定ビットを、中間バッファ記憶間のデー
タ一致を管理する第１特定ビットと、中間バッファ記憶
と他系中間バッファ記憶に接続されているバッファ記憶
間のデータ一致を管理する第２特定ビットとに分離して
、当該中間バッファ記憶のディレクトリのエントリの一
部、あるいは該エントリと対応づけられるメモリアレイ
情報として設け、該特定ビットの値による中間バッファ
記憶のデータを書き換える際の中間バッファ記憶間の一
致制御と、中間バッファ記憶と他系バッファ記憶間の一
致制御とを独立して行う制御手段を有することを特徴と
するマルチプロセッサシステム。