JPS63195752A - キヤツシユメモリ− - Google Patents

キヤツシユメモリ−

Info

Publication number
JPS63195752A
JPS63195752A JP62029293A JP2929387A JPS63195752A JP S63195752 A JPS63195752 A JP S63195752A JP 62029293 A JP62029293 A JP 62029293A JP 2929387 A JP2929387 A JP 2929387A JP S63195752 A JPS63195752 A JP S63195752A
Authority
JP
Japan
Prior art keywords
address
memory
tag
processor
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62029293A
Other languages
English (en)
Other versions
JPH0668735B2 (ja
Inventor
Takayuki Watanabe
敬行 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP62029293A priority Critical patent/JPH0668735B2/ja
Priority to DE3803759A priority patent/DE3803759A1/de
Priority to US07/153,890 priority patent/US5056002A/en
Publication of JPS63195752A publication Critical patent/JPS63195752A/ja
Publication of JPH0668735B2 publication Critical patent/JPH0668735B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0853—Cache with multiport tag or data arrays

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリー、特に、マルチプロセッサ
システムにおけるキャッシュメモリーに関する。
〔従来の技術〕
計算機システムにおいて、高速のプロセッサーと低速の
主記憶装置との間に、プロセッサーを効率良く動作させ
るため高速なキャッシュメモリー装置を配置することが
よく行われる。
キャッシュメモリー装置には、周知のように、プロセッ
サーが必要とするデータをあらかじめ蓄えておき、プロ
セッサーから要求があったときキャッシュメモリー装置
から高速にデータをプロセッサーへ渡す、もし、キャッ
シュメモリー装置にプロセッサーが必要とするデータが
ない場合（この場合ミスヒツトと称し、その逆の場合を
ヒツトと称する）には、主記憶装置にアクセスしてプロ
セッサーにデータを渡す、ミスヒツトする確率は、プロ
グラムの局部性により非常に低いため、高速なキャッシ
ュメモリー装置がプロセッサーの処理の効率化に大きく
寄与している。
ヒツト・ミスヒツトの判定は、第４図に示すように、デ
ータメモリー領域９にあらかじめ蓄えられたデータのタ
グアドレスを記憶しているアドレスタグメモリー領域６
を、プロセッサからアクセスアドレス信号内のセットア
ドレスにより読み出し、アドレスタグ比較器５において
、アクセスアドレス信号内のタグアドレスと比較゛して
行っている 〔発明が解決しようとする問題点〕 上述した従来のキャッシュメモリーは、アドレスタグ比
較器が一つしかないため、マルチプロセッサシステムに
おいて、データメモリー領域９が書き換えられても、他
のプロセッサのキャッシュメモリーに、書き換えら、れ
なアドレスのデータが蓄えられているかを、そのキャッ
シュメモリーへのアクセスに先立って調べることができ
ないため、書き換え前のデータがプロセッサに読み出さ
れて誤動作してしまうおそれがあり、また、アドレスタ
グメモリー領域６及びバリッドメモリー領域７は１ボー
トメモリー構成であるため、上記書き換えの有無検出と
その結果によるバリッドメモリー領域７への無効化書き
込みとを行うには、プロセッサをいったん停止させねば
ならないという問題点がある。
〔問題点を解決するための手段〕
本発明のキャッシュメモリーは、プロセッサ毎に備えら
れかつ主記憶装置を共用するキャッシュメモリーにおい
て、 アドレスタグメモリー領域及びバリッドメモリー領域を
プロセッサと主記憶装置から同時にアクセス可能なよう
に２ポートメモリーで構成し、他のキャッシュメモリー
で書き換えが生じた場合には主記憶装置への書き込みア
ドレス信号内のセットアドレスによりアドレスタグメモ
リーを読み出す制御回路と、 読み出されたタグアドレスと上記書き込みアドレス信号
内のタグアドレスとを比較する比較器と、比較の結果に
より一致が検出されるとバリッドメモリー領域内の上記
書き込みアドレス信号内セットアドレスで指定される内
容を無効化するバリッドメモリクリア回路 とを設けたことを特徴とする。
〔実施例〕
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例におけるアドレスタグメモリ
ー領域６．バリッドメモリー領域７．Ａボートアドレス
比較器１５．Ｂボートアドレス比較器１６およびバリッ
ドメモリクリア回路１７を示し、実施例のその他の部分
は第４図と同じである。
まず、第４図を用いてキャッシュメモリーの一般的な説
明をする。
１はプロセッサーからの入力データもしくはプロセッサ
ーへのキャッシュメモリー装置からの出力データをバッ
ファリングするプロセッサ側入出力データバッファ、２
はプロセッサーからのアドレスをバッファリングするア
ドレスバッファであり、アドレスバッファ２はブロック
アドレス用。
セットアドレス用及びタグアドレス用の各バッファから
成る。アドレスは下位から順にブロックアドレス、セッ
トアドレス、タグアドレスに対応している。３はプロセ
ッサー側の制御回路で複雑な論理回路で構成されている
。
本キャッシュメモリーは４つのメモリ領域をもち、これ
ら４つのメモリー領域は、プロセッサーが必要とするデ
ータを記憶しておくデータメモリー領域９．データメモ
リー領域９に記憶しているデータに対応するタグアドレ
スを記憶するアドレスタグメモリー領域６．アドレスタ
グメモリー領域６に記憶されているタグアドレスが有効
か否かの情報を記憶するバリッドメモリー領域７及びミ
スヒツトした場合にデータメモリー領域９内のとのウェ
イ（複数に分割された小領域）に対して主記憶装置のデ
ータを置換すればよいかを指定するＬＲＩＪ　（Ｌｅａ
ｓｔ　Ｒｅｃｅｎｔｌｙ　１ｌｓｅｄ）メモリ領域４で
ある。
５はアドレスタグメモリー領域６から出力される情報と
タグアドレスバッファ２から出力されるタグアドレスと
の比較器であり、８はヒツトした場合にのみデータメモ
リー領域９に書込みを行う際のウェイ選択回路（以下書
込みウェイ選択回路と記す）であり、１０も同様にヒツ
トした場合にのみデータメモリー領域９から読み出しを
行う際のウェイ選択回路（以下読み出しウェイ選択回路
と記す）である。
１２はミスヒツトした場合に、セットアドレスに対して
すべてのブロックアドレスに相当するデータを主記憶装
置から取り込むバッファ（以下、取り込む動作をブロッ
クロード、そのバッファをブロックロードバッファと記
す）及び１１はブロックロードをとのウェイに対して行
うかを選択する回路である。
１３は主記憶装置からの入力データもしくは主記憶装置
等へのキャッシュメモリー装置からの出力データをバッ
ファリングする入出力バッファ（以下主記憶装置側人出
力バッファと記す）であり、１４は主記憶装置側の制御
回路で、プロセッサー側制御回路３と同様複雑な論理回
路から構成される。
本キャッシュメモリーについて、（１）ヒツト時のプロ
セッサーからの読み出し動作、（２）ヒツト時のプロセ
ッサーからの書込み動作、（３）ミスヒツト時のブロッ
クロード動作の３つの動作モード毎に説明する。
（１）ヒツト時のプロセッサーからの読み出し動作 プロセッサー側のアドレス端子からアドレスが入力され
るとセットアドレスによって指定される領域（以下セッ
トと記す）が選択され、アドレスタグメモリ領域の指定
されさセット内に記憶されたタグアドレスを読み出し、
その読み出されたタグアドレスと、プロセッサーから指
定されたタグアドレスとをアドレスタグ比較器５にて比
較する。
同時にバリッドメモリ領域７から指定されたセット内に
記憶されたタグアドレスが有効か否かの情報を出す。
その結果タグアドレスが一致しかつそのタグアドレスが
有効と見なされなウェイに対応してヒツトウェイ選択信
号が活性化され、ヒツトしたことを検出するヒツト検出
信号がプロセッサー側制御回路３に送られ、ヒツトした
ことをプロセッサーに知らせる。
また、データメモリー領域９からは指定されたブロック
及びセットアドレスに対して読み出しが行われ、アドレ
スタグ比較器５から発生されたヒツトウェイ選択信号に
よって選択されたウェイのデータがプロセッサー側入出
力データバッファ１を通してプロセッサー側へ出力され
る。
（２）ヒツト時のプロセッサーからの書込み動作ヒツト
ウェイ選択信号が出力されるまでは読み出し動作と同じ
であり、ヒツトしたウェイに書込みがなされる。同時に
主記憶側装置人出力バツファ１３から書込みデータ及び
そのアドレスが出力され主記憶装置も書き換えられる。
（３）ミスヒツト時のブロックロード動作プロセッサー
側から指定されたタグアドレスがアドレスタグメモリ領
域６に存在しないとミスヒツト状態になる。ミスヒツト
になると主記憶装置側人出力バッファ１３からそのアド
レスが出力され、主記憶装置からは所望のデータが主記
憶側入出力バッファ１３に出力される。そしてそのデー
タはプロセッサー側入出力データバッファ１を介してプ
ロセッサーに渡される。
主記憶装置側入出力データバッファ１３に送り込まれる
データは、プロセッサーに渡したデータの他に残りのブ
ロックアドレスで指定されるデータであり、一度それら
はブロックロードバッファ１２にたくわえられる。
その後、ＬＲＵメモリ領域４で指定された最も古くなっ
たウェイに対してそれらデータが更新（置換）される。
ブロックロードで他のブロックアドレスで指定されるデ
ータも更新することで、プロセッサーが効率良く動作す
る。これは、プログラムの局部性により、プロセッサー
で指定されたアドレスに近い番地が将来アクセスされる
可能性が非常に高いためである。
以上、第４図を用いて本キャッシュメモリーの主要な動
作を説明した。
次に、第１図を参照して本実施例について説明する。
第１図において、アドレスタグメモリー領域６及びバリ
ッドメモリー領域７は、第４図に示すように、２ボート
メモリセルで構成している。また、Ａポートアドレスタ
グ比較器１５の他に、アドレスメモリー領域６に登録さ
れているタグアドレスを監視するために、Ｂポートアド
レスタグ比較器１６が設けられている。ここでタグアド
レスを監視するのは、例えば、第２図の様に一つの主記
憶装置を複数のプロセッサー及びキャッシュメモリーで
使用した場合に、キャッシュメモリー■及び■が同一ア
ドレスに対して異なるデータを持たない様にするためで
ある。
第３図において、２ボートメモリセルは２本のワード線
と２対のディジット線を有するため、２つのボートＡ、
Ｂから非同期にアクセスできる。
第２図及び第１図を用いてアドレスタグ内容の監視動作
を更に詳しく述べる。
第１図において、アドレスタグメモリー領域６及びバリ
ッドメモリー領域７からＡボート側アドレスタグ比較器
１５及びＢボート側アドレスタグ比較器１６へ各々独立
に読み出しが可能である。
また、Ａボート側アドレスタグ比較器１５はプロセッサ
ーから指定されるタグアドレスと、アドレスタグメモリ
ー領域６から読み出されるタグアドレスとの比較器であ
り、Ｂボート側アドレスタグ比較器１６は他のキャッシ
ュメモリーから参照されるタグアドレスと、アドレスタ
グメモリー領域６から読み出されるタグアドレスとの比
較器である。１７はタグアドレス内容を無効にするバリ
ッドメモリクリア回路である。
いま、プロセッサー■がある番地に対して書き換えの命
令を出し、キャッシュメモリーＩ及び主記憶装置が更新
されたとする。当然のことながらキャッシュメモリー■
はその該当する番地の旧データをもっていてはいけない
、なぜならプロセッサー■は主記憶装置と異なるデータ
をキャッシュメモリー■から読み出して誤動作してしま
うからである。
従って、キャッシュメモリーＩで書き換えが生じた場合
には、キャッシュメモリー■にアクセスをかけて書き換
えが生じたアドレスが存在するかどうかチェックする。
つまり、主記憶装置側制御回路１４はアドレスメモリー
領域６からタグアドレスを読み出し、Ｂボートアドレス
タグ比較器１６は書き換えが生じたタグアドレスと比較
する。
もし、一致した場合には、主記憶装置側制御回路１４は
バリッドメモリクリア回路１７を活性化させて、対応す
るバリッドメモリ領域を強制的にクリアしてしまい、そ
のタグアドレスを無効にしてしまう、一方、一致しない
場合には各々のキャッシュメモリーの内容に変化はない
、当然のことながら２ボートメモリーセルを採用してい
るため他のキャッシュメモリーＩからの監視のアクセス
がかかっている最中でもキャッシュメモリー■にプロセ
ッサー■からアクセスは可能である。
〔発明の効果〕
以上説明した様に本発明のキャッシュメモリーは、アド
レスタグメモリー領域及びバリッドメモリー領域を２ボ
ートメモリーセルで構成したため、マルチプロセッサシ
ステムにおいて主記憶装置を複数のプロセッサー及びキ
ャッシュメモリーで使用した場合に、各々のキャッシュ
メモリーが間違ったデータを持たない様にプロセッサー
を停止させることなく監視できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例、第２図は１つの主記憶装置
を複数のプロセッサー及びキャッシュメモリ−で使用し
た場合の概略図、第３図は本発明の一部のメモリー領域
を構成する２ボートメモリーセルおよび第４図は一般の
キャッシュメモリーの構成図をそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. （１）プロセッサ毎に備えられかつ主記憶装置を共用す
    るキャッシュメモリーにおいて、 アドレスタグメモリー領域及びバリッドメモリー領域を
    プロセッサと前記主記憶装置から同時にアクセス可能な
    ように２ポートメモリーで構成し、他のキャッシュメモ
    リーで書き換えが生じた場合には前記主記憶装置への書
    き込みアドレス信号内のセットアドレスにより前記アド
    レスタグメモリーを読み出す制御回路と、 該読み出されたタグアドレスと前記書き込みアドレス信
    号内のタグアドレスとを比較する比較器と、 該比較の結果により一致が検出されると前記バリッドメ
    モリー領域内の前記書き込みアドレス信号内セットアド
    レスで指定される内容を無効化するバリッドメモリクリ
    ア回路 とを設けたことを特徴とするキャッシュメモリ（２）キ
    ャッシュメモリーを１チップＬＳＩで構成したことを特
    徴とする特許請求の範囲第１項記載のキャッシュメモリ
    ー。
JP62029293A 1987-02-09 1987-02-09 キヤツシユメモリ− Expired - Fee Related JPH0668735B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62029293A JPH0668735B2 (ja) 1987-02-09 1987-02-09 キヤツシユメモリ−
DE3803759A DE3803759A1 (de) 1987-02-09 1988-02-08 Cache-speicher zur verwendung in multiprozessor-systemen
US07/153,890 US5056002A (en) 1987-02-09 1988-02-09 Cache memory for use with multiprocessor systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62029293A JPH0668735B2 (ja) 1987-02-09 1987-02-09 キヤツシユメモリ−

Publications (2)

Publication Number Publication Date
JPS63195752A true JPS63195752A (ja) 1988-08-12
JPH0668735B2 JPH0668735B2 (ja) 1994-08-31

Family

ID=12272195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62029293A Expired - Fee Related JPH0668735B2 (ja) 1987-02-09 1987-02-09 キヤツシユメモリ−

Country Status (3)

Country Link
US (1) US5056002A (ja)
JP (1) JPH0668735B2 (ja)
DE (1) DE3803759A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0514050A2 (en) * 1991-05-01 1992-11-19 STMicroelectronics, Inc. Control circuit for dual port memory

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247649A (en) * 1988-05-06 1993-09-21 Hitachi, Ltd. Multi-processor system having a multi-port cache memory
JPH01280860A (ja) * 1988-05-06 1989-11-13 Hitachi Ltd マルチポートキヤツシユメモリを有するマルチプロセツサシステム
US5276850A (en) * 1988-12-27 1994-01-04 Kabushiki Kaisha Toshiba Information processing apparatus with cache memory and a processor which generates a data block address and a plurality of data subblock addresses simultaneously
JPH0740247B2 (ja) * 1989-06-20 1995-05-01 松下電器産業株式会社 キャッシュメモリ装置
US5287484A (en) * 1989-06-21 1994-02-15 Hitachi, Ltd. Multi-processor system for invalidating hierarchical cache
JPH0666056B2 (ja) * 1989-10-12 1994-08-24 甲府日本電気株式会社 情報処理システム
JP2695017B2 (ja) * 1989-11-08 1997-12-24 富士通株式会社 データ転送方式
EP0435475B1 (en) * 1989-12-22 1996-02-07 Digital Equipment Corporation High-performance frame buffer and cache memory system
JPH061463B2 (ja) * 1990-01-16 1994-01-05 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチプロセッサ・システムおよびそのプライベート・キャッシュ制御方法
JPH03219345A (ja) * 1990-01-25 1991-09-26 Toshiba Corp 多ポートキャッシュメモリ制御装置
EP0439952A3 (en) * 1990-01-31 1992-09-09 Sgs-Thomson Microelectronics, Inc. Dual-port cache tag memory
JPH05108484A (ja) * 1990-06-07 1993-04-30 Intel Corp キヤツシユメモリ
US5732241A (en) * 1990-06-27 1998-03-24 Mos Electronics, Corp. Random access cache memory controller and system
US5488709A (en) * 1990-06-27 1996-01-30 Mos Electronics, Corp. Cache including decoupling register circuits
US5465344A (en) * 1990-08-20 1995-11-07 Matsushita Electric Industrial Co., Ltd. Microprocessor with dual-port cache memory for reducing penalty of consecutive memory address accesses
US5434989A (en) * 1991-02-19 1995-07-18 Matsushita Electric Industrial Co., Ltd. Cache memory for efficient access with address selectors
US5339322A (en) * 1991-03-29 1994-08-16 Sgs-Thomson Microelectronics, Inc. Cache tag parity detect circuit
JP2703418B2 (ja) * 1991-04-24 1998-01-26 株式会社東芝 中央演算処理装置
US5335335A (en) * 1991-08-30 1994-08-02 Compaq Computer Corporation Multiprocessor cache snoop access protocol wherein snoop means performs snooping operations after host bus cycle completion and delays subsequent host bus cycles until snooping operations are completed
EP0553743A1 (en) * 1992-01-31 1993-08-04 Motorola, Inc. A cache controller
JPH05257899A (ja) * 1992-02-19 1993-10-08 Nec Corp キャッシュメモリユニット
US5696935A (en) * 1992-07-16 1997-12-09 Intel Corporation Multiported cache and systems
US5513335A (en) * 1992-11-02 1996-04-30 Sgs-Thomson Microelectronics, Inc. Cache tag memory having first and second single-port arrays and a dual-port array
US5778424A (en) * 1993-04-30 1998-07-07 Avsys Corporation Distributed placement, variable-size cache architecture
US5414824A (en) * 1993-06-30 1995-05-09 Intel Corporation Apparatus and method for accessing a split line in a high speed cache
JPH0756815A (ja) * 1993-07-28 1995-03-03 Internatl Business Mach Corp <Ibm> キャッシュ動作方法及びキャッシュ
US5420991A (en) * 1994-01-04 1995-05-30 Intel Corporation Apparatus and method for maintaining processing consistency in a computer system having multiple processors
US5671391A (en) * 1994-01-10 1997-09-23 Ncr Corporation Coherent copyback protocol for multi-level cache memory systems
KR100391727B1 (ko) * 1994-11-09 2003-11-01 소니 일렉트로닉스 인코포레이티드 메모리시스템및메모리억세싱방법
US5745729A (en) * 1995-02-16 1998-04-28 Sun Microsystems, Inc. Methods and apparatuses for servicing load instructions
US5721874A (en) * 1995-06-16 1998-02-24 International Business Machines Corporation Configurable cache with variable, dynamically addressable line sizes
JP2000501539A (ja) * 1996-09-25 2000-02-08 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ アドレス競合検出を持つ多重ポート・キャッシュメモリ
US6122711A (en) 1997-01-07 2000-09-19 Unisys Corporation Method of and apparatus for store-in second level cache flush
US6260114B1 (en) 1997-12-30 2001-07-10 Mcmz Technology Innovations, Llc Computer cache memory windowing
US6253285B1 (en) 1998-04-16 2001-06-26 Compaq Computer Corporation Method and apparatus for minimizing dcache index match aliasing using hashing in synonym/subset processing
US6757815B2 (en) * 1999-12-23 2004-06-29 Intel Corporation Single array banked branch target buffer
DE10040267A1 (de) * 2000-08-17 2002-02-28 Philips Corp Intellectual Pty Prozessor-Speicher-System
WO2008126169A1 (ja) * 2007-03-12 2008-10-23 Fujitsu Limited ストレージ管理プログラム、ストレージ管理方法およびストレージ管理装置
US20090019306A1 (en) * 2007-07-11 2009-01-15 Herbert Hum Protecting tag information in a multi-level cache hierarchy
US10810116B2 (en) * 2017-06-29 2020-10-20 Sap Se In-memory database with page size adaptation during loading

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228503A (en) * 1978-10-02 1980-10-14 Sperry Corporation Multiplexed directory for dedicated cache memory system
AU543278B2 (en) * 1979-12-14 1985-04-18 Honeywell Information Systems Incorp. Cache clearing in multiprocessor system
US4349871A (en) * 1980-01-28 1982-09-14 Digital Equipment Corporation Duplicate tag store for cached multiprocessor system
US4442487A (en) * 1981-12-31 1984-04-10 International Business Machines Corporation Three level memory hierarchy using write and share flags
US4503497A (en) * 1982-05-27 1985-03-05 International Business Machines Corporation System for independent cache-to-cache transfer
US4794524A (en) * 1984-07-03 1988-12-27 Zilog, Inc. Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit
US4847804A (en) * 1985-02-05 1989-07-11 Digital Equipment Corporation Apparatus and method for data copy consistency in a multi-cache data processing unit
US4768148A (en) * 1986-06-27 1988-08-30 Honeywell Bull Inc. Read in process memory apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0514050A2 (en) * 1991-05-01 1992-11-19 STMicroelectronics, Inc. Control circuit for dual port memory
EP0514050A3 (ja) * 1991-05-01 1994-08-31 Sgs Thomson Microelectronics

Also Published As

Publication number Publication date
DE3803759A1 (de) 1988-08-18
US5056002A (en) 1991-10-08
JPH0668735B2 (ja) 1994-08-31
DE3803759C2 (ja) 1991-04-25

Similar Documents

Publication Publication Date Title
JPS63195752A (ja) キヤツシユメモリ−
US5274790A (en) Cache memory apparatus having a plurality of accessibility ports
US5249284A (en) Method and system for maintaining data coherency between main and cache memories
US5696937A (en) Cache controller utilizing a state machine for controlling invalidations in a network with dual system busses
JP3236287B2 (ja) マルチプロセッサシステム
US5638537A (en) Cache system with access mode determination for prioritizing accesses to cache memory
JPH0532775B2 (ja)
US6839806B2 (en) Cache system with a cache tag memory and a cache tag buffer
US4920536A (en) Error recovery scheme for destaging cache data in a multi-memory system
US5619673A (en) Virtual access cache protection bits handling method and apparatus
US7865691B2 (en) Virtual address cache and method for sharing data using a unique task identifier
CA1299767C (en) Cache memory control system
JP3733604B2 (ja) キャッシュメモリ
JPH0529943B2 (ja)
JPH03230238A (ja) キャッシュメモリ制御方式
JPS60701B2 (ja) デ−タ処理装置
US6397295B1 (en) Cache mechanism for shared resources in a multibus data processing system
KR100433511B1 (ko) 캐시일관성유지를위한스누핑장치
KR0140952B1 (ko) 다중 프로세서 시스템의 단일 캐시 공유 장치 및 그 장치를 이용한 데이타 기록/판독 방법
KR950011060B1 (ko) 멀티 프로세서 시스템의 세머포(semaphore) 제어 방법
JPH0548498B2 (ja)
JPS6336536B2 (ja)
JPH01258168A (ja) マルチプロセッサシステム
EP0460852A2 (en) System for maintaining data coherency between main and cache memories
JPH04175945A (ja) キャッシュメモリ装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees