JPH04175945A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ装置に係り、特に主記憶装置等のメモリ
装置の内容の一部を保持するキャッシュメモリ装置に関
する。

〔従来の技術〕

大型計算機、マイクロプロセッサ等の計算機システムで
は、その高速化のために、中央処理装置と主記憶装置と
の間に主記憶装置の内容の一部を保持するキャッシュメ
モリ装置が用いられている。

ここでは２種類の、キャッシュメモリ装置が用いられて
おり、検索アドレスと第１のメモリセルアレイに記憶さ
れたアドレスが一致しているか否かを判定し、これによ
り別に設けられた第２のメモリセルアレイをアクセスす
るいわゆるＣＡＭ（Ｃｏｎｔｅｎｔ　Ａｄｄｒｅｓｓａ
ｂｌｅ　Ｍｅｍｏｒｙ）として機能する。

一つは、仮想記憶システムをサポートするためのＴ　Ｌ
　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ
　Ｂｕｆｆｅｒ）と呼ばれるキャッシュメモリ装置であ
り、中央処理装置等が必要とするデータの論理アドレス
を入力し、論理アドレスを保持する第１のメモリセルフ
レイ（ＬＡ）の内容との一致検出を行ない、物理アドレ
スを保持する第２のメモリセルアレイ（ＰＡ）に対応す
る物理アドレスがあるかないかを判定し、判定した結果
を対応する物理アドレスとともに出力する。

第２の前記メモリ装置は、前記主記憶装置の内容の一部
をその物理アドレスとともに保持するキャッシュメモリ
装置であり、物理アドレスを入力し、第１のメモリセル
アレイ（タグメモリ）に記憶されている物理アドレスと
の一致検出を行ない、第２のメモリセルアレイ（データ
メモリ）に対応するデータがあるかないかを判定し、判
定した結果を対応するデータとともに出力する。

近年、マイクロプロセッサにおいては、大容量の前記キ
ャッシュメモリ装置をオンチップ化し処理速度の向上を
図っている。これに伴い、前記キャッシュメモリ装置の
歩留がマイクロプロセッサの歩留を大きく左右する状況
にある。キャッシュメモリ装置の歩留を向上させる手段
として、従来、例えば、米国特許第４８６０１９２号あ
るいはアイ・ニス・ニス・シー・シー、ダイジェスト　
オブテクニカル　ペーパーズ（１９８６年）第５０頁か
ら第５１頁（ＩＳＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ
ｎｉｃａｌ　Ｐａｐｅｒｓ。

（１９８６）ＰＰ５０−５１）記載のように、キャッシ
ュメモリ装置の各ラインが機能可能であるかどうかを示
すビットを設け、ラインに不良のメモリがある場合には
そのラインをミスヒツトとする方法が知られている。

〔発明が解決しようとする課題〕

上記従来技術では、上記不良のメモリを含むラインをア
クセスした場合のミスヒツト、およびバリッドビットが
リセットされている場合のミスヒツトを判定するために
、それぞれ独立のビットの読出し結果をヒツト判定回路
に入力する必要があり、制御が複雑であった。また、上
記従来技術では、不良エントリを識別するためのレーザ
プログラム可能なビットがエントリの数だけ必要であり
、メモリ装置の規模のねりにはその占有面積が大きく、
またその使用効率も低いという問題点があった。

本発明の第１の目的は、上記従来技術の課題を解決する
、制御が簡単な不良エントリ排除機構を有するキャッシ
ュメモリ装置を提供することにある。

本発明の第２の目的は、前記第１の目的とともに、占有
面積が小さく、使用効率の高い、不良エントリ排除機構
を有するキャッシュメモリ装置を提供することにある。

〔課題を解決するための手段〕

上記第１の目的は、不良ビットを含む不良エントリを識
別するための記憶手段、この記憶手段により該不良エン
トリが置換されることがないよう制御する制御手段を設
けることにより達成される。

また、上記第２の目的は、前記不良ビットを含む不良エ
ントリを識別するための記憶手段を複数のエントリで共
有したものとする、あるいは不良エントリの選択アドレ
スの全部あるいは一部を記憶することにより達成される
。

〔作用〕

より詳細には、前記制御手段は最も以前に使用されたエ
ントリを置換するよう動作する。さらに、この制御手段
は、不良エントリを識別するための記憶手段により、不
良エントリを最も以前に使用されたエントリとしないよ
う動作する。従って、該不良エントリはバリッドビット
のリセット時に無効化されたままであり、該エントリに
意味のあるデータが書込まれることも読出して使用され
ることもない、よって、前記制御手段により不良エント
リを置換しないようにする簡単な構成だけで、該不良エ
ントリを完全に排除することができる。

また、前記不良ビットを含む不良エントリを識別するた
めの記憶手段を複数のエントリで共有したものとする。

あるいは不良エントリの選択アドレスの全部あるいは一
部を記憶することにより、その数および占有面積を小さ
くすることができ。

また使用効率を高めることができる。

〔実施例〕

以下、本発明を実施例によって詳細に説明する。

第１図は本発明の第１の実施例を示すキャッシュメモリ
装置の回路図、第２図は第１図の実施例のキャッシュメ
モリ装置の置換エントリ選択のための回路の動作を説明
するための図である。第１図、第２図により本発明のキ
ャッシュメモリ装置の構成及び動作を説明する。

第１図は本発明になるキャッシュメモリ装置の一実施例
として２ウ工イセツトアソシアテイブ方式の装置の一例
を示したものである６第１図において、１０２，１０３
はデータを記憶する複数のエントリからなるデータメモ
リ、１００，１０１は該データに対応しそのアドレスの
一部を記憶する複数のエントリからなるタグメモリ、１
０４゜１０５は各エントリの保持するデータが有効であ
るかどうかの情報を保持するバリッドメモリ、１０６は
各エントリ毎にウェイの置換情報を保持するＬ　ＲＵ　
（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　ＩＪｓｅｄ）用メモ
リ、１１４は各エントリを選択するためのアドレスデコ
ーダ、１１５は前記メモリのあるエントリを選択するた
めの選択信号線、１０９，１１０は前記タグメモリに記
憶されたアドレスと外部から入力された検索アドレスと
の一致、および対応するデータが有効であるかどうかを
判定する比較回路、１１１はどのウェイのデータを選択
するのか切り換えるためのセレクタ、１１２は出力デー
タラッチを示している。第１図の装置では、本実施例の
説明に必要のない部分は省略して書いていないが、通常
のキャッシュメモリ装置は前記回路ブロックにより構成
される。また、第１図の装置は、１０４゜１００．１０
７，１０２がウェイ０１１０５゜１０１．１０８，１０
３がウェイ１を構成する２ウ工イセツトアソシアテイブ
方式のキャッシュメモリ装置を示している。その動作説
明は１本実施例の説明に必要のないものは省略する。

第１図において、１０７，１０８は不良ビットを含む不
良エントリを識別するための記憶手段、１１３が該記憶
手段により該不良エントリが置換されることがないよう
制御する制御手段を示しており、本発明のキャッシュメ
モリ装置はこれらを具備することに特徴がある。第２図
はこれら記憶手段と制御手段の動作説明図であり、これ
を参照しながら前記１０７，１０８，１１３の動作を説
明する。

いま、アドレスデコーダ１１４により選択信号線１１５
で選択されるエントリが選択され、対応するウェイ０か
らウェイ１のエントリを置換する場合を考える。通常、
該置換ウェイの選択は、前記ＬＲＵ用メモリ１０６のみ
を参照して行われる。

例えば、第２図（ａ）に示すように、ウェイの参照履歴
を図中の矢印の向きで表し、矢印が向けられた方のウェ
イが最も以前に参照されたと定義し、例えば第２図（ａ
）の矢印の向きを１１８＝＝　ｌ　ＩＩと定義する。前
記ＬＲＵ用メモリ１０６は、これを各エントリ毎に記憶
するためのものである。従って、第２図（ｂ）に示すよ
うにウェイを参照する毎に、参照ウェイがウェイＯであ
ればｔ　ａ＝　ｌ　１１゜ウェイ１であればｉｔ　ａ＝
＝　０１１を記憶する。逆に、置換する場合には１１　
ａ＝　Ｑ　）ｌの場合ウェイＯを置換し＋”ａ：１”の
場合にウェイ１を置換する。

本実施例の装置では、第１図の置換ウェイ選択回路１１
３および第２図（ｂ）に示すように、置換しようとする
エントリが不良エントリであるかないかを示すビットｒ
ｏ、ｒｌおよび前記ａビットにより置換ウェイを選択す
る。ｒＯおよびｒｌはそれぞれ、ウェイＯおよびウェイ
１の各エントリが不良エントリであるかないかを記憶す
るメモリ１０７，１０８から読出されるビットであり、
いま例えば“ｒｏ、ｒｌ＝１”の場合正常エントリ、ｕ
　ｒＱ　、　　ｒｌ　＝　Ｑ　ＩＩの場合不良エントリ
と記憶することとする。この記憶には、レーザプログラ
マブルなヒユーズ、ＦＲＯＭ、ＥＦＲＯＭ。

ＥＥＰＲＯＭあるいはＲＡＭ等いずれの記憶手段を用い
てもよい。通常のメモリ素子を用いた場合には、該記憶
素子の占有面積を大幅に低減することができる。また、
電気的にプログラム可能なＲＯＭあるいはＲＡＭを用い
た場合には、装置の製造上の不良だけではなく、使用中
に生した不良をも除外できるという利点もある。

第２図（ｂ）に示すように、”　ｒ　Ｏ＝　ｒ　１　＝
　１　”の場合、すなわち両ウェイとも正常エントリの
場合には、前記の通常の場合と同様に“　＝　Ｑ　７１
の場合ウェイＯを、′ａ＝１”の場合ウェイ１を置換す
る。どちらかのウェイだけが不良エントリの場合には、
ａビットの値によらず、不良エントリを未使用とし正常
エントリを置換する。例えば”　ｒ　Ｏ＝　Ｏ、ｒ　１
　＝　１”でウェイ０だけが不良エントリの場合には、
ウェイ０は使用せずウェイ１を置換する。第２図（ｂ）
において本邸はドントケアを示している。

第１図の置換ウェイ選択回路１１３は上記機能を果たす
ものであり、例えば上記′″ｒｏ＝ｏ。

ｒ　１　＝　１　”の場合には、２人力ＮＡＮＤゲート
１２の一方の入力ｒＯがａｔ　ＯＩＩのためもう一方の
入力によらず、その出力は“１”、インバータ１４の出
力は“０”となりウェイＯは置換ウェイとはならない。

一方、２人力ＮＡＮＤゲート１３は一方の入力ｒ１が１
′″のため、その出力は２人力ＮＡＮＤゲート１１出力
の否定出力となる。

二二で２人力ＮＡＮＤゲート１１の一方の入力ｒｏが０
”のため、その出力は１”となり、従って２人力ＮＡＮ
Ｄゲート１３の出力はｕ　ＯＩＴ、インバータ１５の出
力は′１″となりウェイ１が置換される。両エントリと
も不良エントリの場合には、ａビットの値によらず両ウ
ェイとも置換を行わない。あるウェイのエントリが参照
された場合のａビットの書替は、第２図（ｂ、、　）に
示すように前記通常の装置の場合と同しである。

以上のように本発明になるキャッシュメモリ装置では、
不良エントリを識別するための記憶手段および前記のよ
うに置換エントリを制御する制御手段の働きにより不良
エントリは置換されることはない。従って、該不良エン
トリはバリッドメモリのリセット時に無効化されたまま
であり、該不良エントリに意味のあるデータおよびタグ
が格納されることも読出して使用されることもない。よ
って、前記制御手段により不良エントリを置換しないよ
うにする簡単な構成だけで、該不良エントリを完全に排
除することができる。また、上記不良はデータメモリ１
０２，１０３だけでなくタグメモリ１００，１０１．バ
リッドメ−Ｅ−ＩＪ１０４゜１０５に生じた不良いずれ
の場合でも該不良エントリを完全に排除することができ
る。

対応するウェイＯおよびウェイ１のエントリが両方とも
不良エントリの場合、ライトスル一方式の装置の場合に
は、該エントリがキャッシュメモリ上からなくなるだけ
であり、装置の動作上の問題はない。コピーバンク方式
の装置の場合には、中央処理装置等からキャッシュメモ
リ装置のエントリに書込みが生じた場合、キャッシュメ
モリ装置のみに書込みを行いメインメモリ装置への書込
みは該エントリの置換が生じた時に行われる。従って、
両エントリとも不良エントリの場合には、該エントリを
部分的にライトスル一方式のエントリとして制御し、該
書込みの場合にはメインメモリにも書込みを行う必要が
ある。また、対応するウェイＯおよびウェイ１のエント
リを空間的に離して配置することにより、両エントリと
も不良エントリとなる確率を低減することもできる。両
エントリとも不良エントリの場合には、そのキャッシュ
メモリ装置を使用しないことももちろん可能である。こ
の場合には、前記部分的にライトスルーとする制御は必
要ない。

第３図は本発明の他の実施例として、第１図の実施例の
置換ウェイ制御回路１１３の他の実施例として４ウ工イ
セツトアソシアテイブ方式の装置の実施例を示したもの
である。第４図は、その動作を説明をするための図であ
り、これを参照しながら第３図の回路の動作を説明する
。第３図においてａｔ　ｂ、ｃ、ｃｉ、ｅ、ｆの６ビツ
トはＬＲＵ用メモリから読出される、参照履歴を記憶す
るためのビット、ｒｏ＋　ｒｌ、ｒ２．ｒ３の４ビツト
は第１図の実施例と同様に、ウェイ０〜ウエイ３に対応
して不良エントリを記憶するためのビットを示している
。

いま、アドレスデコーダ１１４により選択信号線１１５
で選択されるエントリが選択され、対応するウェイ０〜
ウエイ３のエントリを置換する場合を考える０通常、該
置換ウェイの選択は、前記ＬＲＵ用メモリ１０６のみを
参照して行われる。

第２図と同様にして第４図（ａ）に示すように、ウェイ
の参照履歴を図中の矢印の向きで表し、矢印が向けられ
た方のウェイが最も以前に参照されたと定義し、第４図
（ａ）の矢印の向きをａ。

ｂ、ｃ、ｄ＝１”と定義する。従って、第４図（ｂ）に
示すようにウェイを参照する毎に、参照ウェイが例えば
ウェイＯであれば“ａ、ｂ、ｅ＝１″を記憶する。逆に
、置換する場合には、例えばＲａ、　ｂ、　ｅ＝Ｑ”の
場合ウェイＯを置換する。

本実施例の装置では、第１図の置換ウェイ選択回路１１
３と同様に、置換しようとするエントリが不良エントリ
であるかないかを示すビットｒＯ２ｒｌ、ｒ２．ｒ３お
よび前記ａ、ｂ、ｃ、ｄ、ｅ。

ｆビットにより置換ウェイを選択する。ｒＯ２ｒｌ、ｒ
２．ｒ３はそれぞれ、ウェイ０，１，２゜３の各エント
リが不良エントリであるかないかを記憶する第１図のメ
モリ１０７，１０８と同様なメモリから読出されるビッ
トであり、いま例えば”　ｒ　Ｏ、ｒ　１　、　ｒ　２
　、　ｒ　３　＝　１”の場合正常エントリ、ｒｒ　ｒ
□　、　　ｒｌ　、　　ｒ２　、　　ｒ３　＝□　Ｉｌ
＋の場合不良エントリと記憶する。

第４図（ｂ）に示すように、“ｒｏ＝ｒ１＝ｒ２＝ｒ３
＝１”の場合、すなわち４ウエイとも正常エントリの場
合には、前記の通常の場合と同様に“ａ、ｂ、ｅ＝ｏ”
の場合ウェイ０を置換する。不良エントリがある場合に
は次のように置換ウェイを選択する。今、“ｒ１＝Ｏ９
ｒ２．ｒ３゜ｒ　Ｏ＝　１　”でウェイ１だけ不良エン
トリである場合を考える。この場合、第４図（ｂ）に示
すように、第４図（、）で示したウェイ１に関係するビ
ットａ、ｄ、ｆをドントケアとし、ウェイ１はないもの
として置換ウェイを選択する。従って１例えば、ウェイ
０は通常、”ａ＝ｂ＝ｅ＝ｏ”の時に置換されるわけで
あるが、上記場合には、ａの値によらず”ｂ　＝　ｅ　
＝　Ｏ”であれば置換される。

第４図（ｂ）において＊印はドントケアを示している。

同図の上半分に示すように、あるウェイが正常エントリ
（ｒｉ＝１．ｉ＝ｏ、１，２．３）の場合には、そのエ
ントリは置換の対象になり、各ウェイに関係する３ビツ
ト（ウェイ０であればａ、ｂ、ｅ）の値により置換され
る。この時、不良エントリがある場合には第４図（ｂ）
の下半分に示すように、不良エントリのウェイに関係す
る３ビツトをドントケアとし置換ウェイ選択の条件から
排除する。第３図の回路では、２人力ＮＡＮＤゲート２
０〜３１がこの機能を果たす。複数の不良ウェイがある
場合も同様であり、不良エントリがある場合にも、ない
場合と同様にしてＬＲＵ論理により、置換ウェイを選択
することができる。あるウェイのエントリが参照された
場合のａ、ｂ。

ＣＩ’ｄｌ　ａ、ｆビットの書替は、第４図（ｂ）に示
すように前記通常の装置の場合と同じである。

以上のように本発明になるキャッシュメモリ装置では、
不良エントリを識別するための記憶手段および前記のよ
うに置換エントリを制御する制御手段の働きにより不良
エントリは置換されることはない。従って、該不良エン
トリはバリッドメモリのリセット時に無効化されたまま
であり、該エントリに意味のあるデータが書込まれるこ
とも読出して使用されることもない。よって、前記制御
手段により不良エントリを置換しないようにする簡単な
構成だけで、該不良エントリを完全に排除することがで
きる。４ウエイとも不良エントリの場合の取り扱いは、
前記第１図の２ウエイの場合と同様である。また、本実
施例の装置では、不良エントリのウェイに関係するＬＲ
Ｕビットをドントケアとし、該エントリを置換ウェイ選
択のウェイから除外する実施例を示したが、該ウェイを
最も最近参照されたウェイとし、最も以前に参照された
ウェイを置換するといった構成も可能である。

これは、該ＬＲＵビットを固定の値にする、あるいは固
定の値のように扱うことにより実現できる。

例えば、ウェイＯが不良エントリの場合には、”　ａ　
＝ｂ　＝　ｅ　＝　１”とする。２つのウェイが不良の
場合には、該ウェイを最も最近参照されたウェイと次に
最近参照されたウェイに固定する。例えば、ウェイ０，
１が不良エントリの場合には１１　ａ＝　ｂ　＝　ｅ　
＝　１　、　ｆ　＝　ｄ　＝　１　”あるいはＩ＋　）
、　＝　ｅ＝１　、　ａ　＝　Ｏ、ｆ　＝　ｄ　＝　１
　”とする。あるいは両ウェイに関係するａビットはド
ントケアとしｂ＝ｅ＝ｆ＝ｄ＝１”とする。

第５図は１本発明の他のもう一つの実施例を示す装置の
ブロック図であり、不良エントリを識別するための記憶
手段の他の実施例を示したものである。第５図において
第１図と同一符号は同一部分を示している。第１図の実
施例では、各エントリに対しそれぞれ１ビツトの前記記
憶手段を備えた装置の実施例を示したが、第５図の実施
例の回路では該記憶手段の占有面積を低減することがで
きる点に特徴がある。

このために第５図の実施例の装置では、２００゜２０１
にそれぞれウェイＯ，ウェイ１の不良エントリの選択ア
ドレスを記憶する。２０２，２０３はエントリの選択ア
ドレスと２００，２０１に記憶された不良エントリの選
択アドレスを比較するための回路であり、一致した場合
にはｒｏ＝ｏあるいはｒｌ＝０を出力し、置換ウェイ選
択回路１１３に不良エントリであることを知らせる６不
一致の場合には、正常エントリであるからｒｏ＝１ある
いはｒ１＝１を出力する。その他の回路の動作は、第１
図の実施例の回路と同しであり、不良エントリを排除す
ることができる。

第１図の実施例の回路では、すべてのエントリが不良で
あるといった極端な場合を含み、多数のエントリが不良
であっても該不良エントリをすべて排除することが可能
であるが、多数のエントリが不良である場合はまれであ
る。また、多数のエントリが不良の場合には、ヒツト率
の低下が顕著になり、装置としての性能が低下し使用で
きない場合もありうる。メモリ装置の集積規模にもよる
が１通常は数エントリ、多くても数十エントリの不良が
多く、これを排除できれば歩留はかなり向上し、それ以
上排除しても歩留は飽和する。従って、本実施例のよう
に不良エントリの選択アドレスを記憶し、比較する構成
とすることにより、不良エントリを記憶する記憶手段の
占有面積を低減し、その使用効率を高めることができる
。第５図の実施例の回路では、各ウェイ毎にそれぞれｌ
エントリの不良アドレスを記憶する手段、比較回路を有
する実施例を示したが、これを複数組設けてももちろん
よいことは言うまでもない。また、不良エントリのアド
レスとともにそのウェイを記憶し、アドレスを比較する
とともに該ウェイ情報を読出し、これによりｒｏあるい
はｒｌの一方、あるいは両方を“０”とする構成も可能
である。これにより、各ウェイ毎に記憶手段を独立にも
つ構成に比べ、該記憶手段の使用効率を高めることがで
きる。

また、第１図の実施例の装置では不良エントリを記憶す
るための記憶手段として、各エントリに対応した記憶手
段を設ける実施例を示したが、この対応は１対１の対応
であっても複数対１の対応のどちらでもよい。後者の場
合には複数のエントリに対し共通の記憶手段を設け、該
複数のエントリを不良エントリとともに置換の対象から
除外する。これにより該記憶手段の使用効率を高めるこ
とができる。

〔発明の効果〕

以上、本発明によれば、データを記憶する複数のエント
リからなるデータアレイ、該データに対応しそのアドレ
スの一部を記憶する複数のエントリからなるタグアレイ
、該タグアレイに記憶されたアドレスと外部から入力さ
れた検索アドレスとの一致を判定する比較回路を含み構
成され、該検索アドレスにより指定されるデータが前記
データアレイ中に存在するか否かを判定し、存在する場
合にはデータアレイ中の該当するデータを出力するよう
動作するキャッシュメモリ装置において、前記のように
不良ビットを含む不良エントリを識別するための記憶手
段、この記憶手段により該不良エントリが置換されるこ
とがないよう制御する制御手段を設ける簡単な構成だけ
で、該不良エントリを完全に排除することができる効果
がある。

また、前記不良ビットを含む不良エントリを識別するた
めの記憶手段を複数のエントリで共有したものとする、
あるいは不良エントリの選択アドレスの全部あるいは一
部を記憶することにより、その数および占有面積を小さ
くすることができ、また使用効率を高めることができる
効果がある。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリ装置の一実施例を示
す回路図、第２図はその動作を説明するための動作説明
図、第３図は本発明のキャッシュメモリ装置の他の実施
例による置換ウェイ選択回路の回路図、第４図は第３図
の実施例の動作を説明するための動作説明図、第５図は
本発明のキャッシュメモリ装置の他のもう一つ実施例を
示す回路図である。 １００．１０１・　５グメモリ、１０２，１０３−・・
データメモリ、１０４，１０５・・・バリッドメモリ、
１０６・ＬＲＵ用メモリ、１０７，１０８・・・不良エ
ントリを識別するための記憶手段、１０９゜１１０・・
・比較回路、１１１・・・ウェイセレクタ、１１２・・
・出力データラッチ、１１３・・・置換ウェイ選択回路
、１１４・・・アドレスデコーダ、１１５・・・エント
リ選択信号線、２００，２０１・・・不良エントリのア
ドレス記憶手段、２０２，２０３・・・アドレス比較回
路、１０〜１３．２０〜３５・・・２人力ＮＡＮＤゲー
ト、１４，１５．３５〜３８・・・インバータ、ｖＱ、
ｖｌ・・・バリッドビット、ａ、ｂ。 ｃ、ｄ、ｅ、ｆ・・・ＬＲＵ用ビット、ｒｏｙｒｌｒ妬
　１　図 １ら　　２　１５０　　（ａン 名　２圏（し） ＊　ドントプア ′ｉＪ３圏 ａＦｃｄｅ丁ｍＴス Ｑ４１１ｎｒｔＬ） ｖＪ４　　ｆｉｔ　（１７）

Claims (1)

1. 【特許請求の範囲】 １、データを記憶する複数のエントリからなるデータア
   レイ、該データに対応しそのアドレスの一部を記憶する
   複数のエントリからなるタグアレイ、該タグアレイに記
   憶されたアドレスと外部から入力された検索アドレスと
   の一致を判定する比較回路を含み構成され、該検索アド
   レスにより指定されるデータが前記データアレイ中に存
   在するか否かを判定し、存在する場合にはデータアレイ
   中の該当するデータを出力するよう動作するキャッシュ
   メモリ装置において、不良ビットを含む不良エントリを
   識別するための記憶手段、この記憶手段により該不良エ
   ントリが置換されることがないよう制御する制御手段を
   具備したことを特徴とするキャッシュメモリ装置。 ２、請求項第１項記載のキャッシュメモリ装置において
   、あるエントリのタグアドレスおよびデータを置換する
   制御手段は、最も以前に使用されたエントリを置換する
   制御手段であることを特徴とするキャッシュメモリ装置
   。 ３、請求項第２項記載のキャッシュメモリ装置において
   前記制御手段は、不良エントリを置換エントリ選択のた
   めのアルゴリズムから除外し、最も以前に使用されたエ
   ントリを置換するよう構成された制御手段であることを
   特徴とするキャッシュメモリ装置。 ４、請求項第２項記載のキャッシュメモリ装置において
   前記制御手段は、不良エントリを最も最近使用されたエ
   ントリとして制御を行い、最も以前に使用されたエント
   リを置換する制御手段であることを特徴とするキャッシ
   ュメモリ装置。 ５、請求項第１項乃至第４項のいずれかに記載のキャッ
   シュメモリ装置において、不良ビットを含む不良エント
   リを識別するための記憶手段は、複数のエントリに対し
   共通の記憶手段であり、記憶手段を共有する複数のエン
   トリを不良エントリとともに置換の対象から除外するこ
   とを特徴とするキャッシュメモリ装置。 ６、請求項第１項乃至第４項のいずれかに記載のキャッ
   シュメモリ装置において、不良ビットを含む不良エント
   リを識別するための記憶手段は、不良エントリのアドレ
   スを記憶するよう構成された記憶手段であることを特徴
   とするキャッシュメモリ装置。 ７、データを記憶する複数のエントリからなるデータア
   レイ、該データに対応しそのアドレスの一部を記憶する
   複数のエントリからなるタグアレイ、該タグアレイに記
   憶されたアドレスと外部から入力された検索アドレスと
   の一致を判定する比較回路を含み構成され、該検索アド
   レスにより指定されるデータが前記データアレイ中に存
   在するか否かを複数（ｎ個）のウェイに対し判定し、存
   在する場合にはデータアレイ中の該当するデータを出力
   するよう動作するキャッシュメモリ装置において、不良
   ビットを含む不良エントリが存在する場合には、該不良
   エントリを含む特定のエントリを（ｎ−ｍ）ウェイ（ｍ
   ≦ｎ）として動作させる制御手段を具備したことを特徴
   とするキャッシュメモリ装置。