JPH0822417A - 回復可能なセット連想キャッシュ - Google Patents

回復可能なセット連想キャッシュ

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JPH0822417A
JPH0822417A JP7072711A JP7271195A JPH0822417A JP H0822417 A JPH0822417 A JP H0822417A JP 7072711 A JP7072711 A JP 7072711A JP 7271195 A JP7271195 A JP 7271195A JP H0822417 A JPH0822417 A JP H0822417A
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JP7072711A
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Inventor
David Charles Mcclure
シー． マククルーア デイビッド
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 セット連想キャッシュメモリ内の一つ又はそ
れ以上の欠陥性ビットのデータを有するラインのデータ
をバイパスさせることによりセット連想キャッシュメモ
リを使用可能なものとさせる技術を提供する。 【構成】 例えば行／列冗長性などの従来の修復手段に
よって修復することの不可能な一つ又はそれ以上の欠陥
性データビットを有するセット連想キャッシュメモリの
欠陥性ラインのデータを、キャッシュミス条件の発生し
た後にアップデートさせることはなく実効的にバイパス
させる。置換論理回路が、セット連想キャッシュメモリ
の各ラインのデータと関連する置換ステータスビットの
状態を検知し且つ制御して、該キャッシュ内のそのライ
ンのデータがアップデートされるべきか又はバイパスさ
れるべきかを決定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路メモリ
に関するものであって、更に詳細には、セット連想キャ
ッシュメモリに関するものである。
【０００２】
【従来の技術】集積回路メモリ装置の製造期間中に、ダ
イのあるビットが欠陥性であるが容易に識別したり修復
したりすることができない場合に、ダイを廃棄すること
が多々ある。ダイの大部分が完全に機能的なものであっ
たとしても、そのダイの欠陥性ビットが修復可能なもの
でない場合には、ダイ全体を廃棄することが必要な場合
が多々ある。この問題は、メモリ装置が、例えばマイク
ロプロセサ又は応用特定集積回路（ＡＳＩＣ）などの別
のより高価な装置内に埋込まれている場合に更に悪化さ
れる。例えば、マイクロプロセサ内に埋込まれているメ
モリが欠陥性ビットを有するという理由で高価なマイク
ロプロセサを廃棄することは望ましいことではない。欠
陥性のビットを有することのあるメモリは、キャッシュ
メモリ、メモリカード及びＡＳＩＣ内に埋込まれている
メモリなどがある。
【０００３】キャッシュメモリは典型的なキャッシュシ
ステムの重要な要素であり、且つ高性能マイクロプロセ
サ内に埋込まれた一次メモリとして又はマイクロプロセ
サ外部の二次キャッシュとして益々使用されている。マ
イクロプロセサの動作速度が益々高速化されると、マイ
クロプロセサへ供給されねばならない要求されたデータ
の速度は対応して高速化される。キャッシュメモリは、
典型的に、メインメモリよりも高速のアクセス時間を有
しており、従って、マイクロプロセサによって要求され
たデータを迅速に供給するためにしばしば使用される。
キャッシュメモリ内の１「ライン」のデータ、一つ又は
幾つかの連続したバイト又はワードのデータとすること
の可能な１ブロックのデータと関連するタグがタグＲＡ
Ｍ内に格納され、タグＲＡＭはデータキャッシュ内に格
納されるデータのアドレス位置を保持する。アドレス情
報に加えて、特定のアドレス位置に格納されているデー
タが有効であるか無効であるかを表わす有効ビットをし
ばしば包含する一つ又はそれ以上のステータスビットが
タグＲＡＭ内に格納される。マイクロプロセサが情報を
要求すると、読取り信号がメインメモリとタグＲＡＭの
両方へ送給される。タグＲＡＭは、要求されたメモリア
ドレスをキャッシュメモリ内に格納されている全てのデ
ータのメモリアドレスと比較する。要求されたメモリア
ドレスがタグＲＡＭ内に存在する場合には、「ヒット」
条件が存在し、且つその位置からのデータはキャッシュ
メモリからマイクロプロセサへゲート動作される。
【０００４】「ヒット」条件においては、タグＲＡＭが
有効比較マッチ出力信号を発生し、且つ、メインメモリ
が応答する前に、キャッシュメモリが要求されたデータ
をデータバス上へゲート動作させる。この様に、キャッ
シュメモリはマイクロプロセサに対して迅速にデータを
供給し、且つマイクロプロセサの待機状態が回避され
る。しかしながら、タグＲＡＭの比較動作が、所望され
るデータがキャッシュメモリ内に格納されていないこと
を表わす場合には、「ミス」条件が存在し、且つデータ
はメインメモリから供給されねばならず、メインメモリ
は典型的にキャッシュメモリよりもより多くのデータを
保持しており、従ってより低速である。その結果、マイ
クロプロセサは数サイクルの間待機せねばならない場合
があり、その期間中に、マイクロプロセサはメインメモ
リからデータを受取るまでアイドル状態となる。この様
な非生産的なサイクルは「待機状態」と呼ばれる。なぜ
ならば、要求したデータがメインメモリから供給される
までマイクロプロセサは待機せねばならないからであ
る。
【０００５】上述した直列マップ型キャッシュメモリの
代わりに、性能が向上されているためにセット連想キャ
ッシュメモリがしばしば使用される。セット連想キャッ
シュメモリにおいては、マイクロプロセサへデータを供
給することが可能な二つ又はそれ以上の「セット」が存
在している。従って、一つのセットが要求されたデータ
を保持していない場合には、別のセットが有効なデータ
を供給することが可能な場合がある。例えば、二方向セ
ット連想キャッシュシステムにおいては、キャッシュが
二つのより小型で幾分独立的なキャッシュに分割され
る。このことは、与えられたインデックスアドレスに対
して二つのタグを格納し且つ各キャッシュメモリにおい
て二つの関連したラインのデータを格納することを可能
とし、該タグのインデックスは与えられたタグ位置をア
ドレスするために使用されるアドレスフィールドの最小
桁ビット（ＬＳＢ）であり、且つ該タグビットは最大桁
ビット（ＭＳＢ）である。ミス条件が発生した場合にど
のタグＲＡＭのどのキャッシュ位置の上書きを行うかを
決定する置換アルゴリズムにおいて複雑性が付加される
が、セット連想キャッシュシステムは、典型的に、同等
の直列マップ型キャッシュよりも一層高いヒット率を有
している。
【０００６】図１はセット連想キャッシュシステム１０
のブロック図を示しており、それは、五つの主要要素、
即ちマイクロプロセサ１２と、メインメモリ１３と、タ
グＲＡＭ Ａ１４と、タグＲＡＭ Ｂ１６と、キャッシ
ュメモリセットＡ１８と、キャッシュメモリセットＢ１
９と、制御論理２０とである。キャッシュメモリはマイ
クロプロセサから分離されているので、キャッシュシス
テム１０は二次キャッシュシステムである。一次キャッ
シュシステムにおいては、キャッシュメモリセットＡ１
８及びセットＢ１９はマイクロプロセサ内に埋込まれ、
従ってその場合には埋込み型キャッシュメモリと呼称さ
れる。マイクロプロセサ１２は低速のメインメモリ１３
から全ての必要なデータを得ることが可能である。しか
しながら、メインメモリ１３は、典型的に、マイクロプ
ロセサ１２よりも速度が遅いので、マイクロプロセサ１
２はメインメモリ１３からのデータが到着するまで「待
機状態」を経験する。待機状態期間中に、マイクロプロ
セサ１２はアイドル状態となる。待機状態はマイクロプ
ロセサの効率に悪影響を与える。
【０００７】これらの理由により、マイクロプロセサ待
機時間を減少させるか又は除去することの期待を持って
より一層タイムリーな態様でマイクロプロセサにデータ
を供給するためにキャッシュシステムが使用される。タ
グＲＡＭ Ａ１４と、タグＲＡＭ Ｂ１６と、キャッシ
ュメモリセットＡ１８と、キャッシュメモリセットＢ１
９と、制御論理２０とから構成される二次キャッシュシ
ステムはマイクロプロセサ１２とメインメモリ１３との
間に存在している。セットＡ１８とセットＢ１９とは共
に二方向セット連想キャッシュメモリを構成しており、
その各々はしばしばアクセスされるメインメモリのデー
タのコピーを格納する。マイクロプロセサ１２によって
頻繁にアクセスされるデータを格納することによって、
キャッシュメモリセットＡ１８又はセットＢ１９がマイ
クロプロセサのメモリサイクルにおいて要求されるデー
タを有することの蓋然性が増加される。
【０００８】メインメモリ１３に対してトランスペアレ
ント即ちメインメモリ１３を介することなしに、キャッ
シュメモリセットＡ１８又はキャッシュメモリセットＢ
１９は、それらが要求されたデータを有している場合に
は、マイクロプロセサ読取りサイクル時にマイクロプロ
セサ１２へデータを供給する。タグＲＡＭ Ａ１４は、
キャッシュメモリセットＡ１８がマイクロプロセサ１２
によって要求されたデータを有しているか否かを決定
し、一方タグＲＡＭ Ｂ１６はキャッシュメモリセット
Ｂ１９がその要求されたデータを有しているか否かを決
定する。タグＲＡＭ Ａ１４は、キャッシュメモリセッ
トＡ１８内に格納されるデータのメモリアドレス及びス
テータスビット情報を格納し、且つタグＲＡＭ Ｂ１６
はキャッシュメモリセットＢ１９内に格納されるデータ
のメモリアドレス及びステータスビット情報を格納す
る。有効ビット１７は、特定のアドレス位置に格納され
たデータが有効であるか又は無効であるかを表わすステ
ータスビットである。タグＲＡＭ Ａ１４及びタグＲＡ
Ｍ Ｂ１６内に格納されるアドレス位置の有効ビット
は、典型的に、新たなプロセス又はプログラムの開始時
にソフトウエア又はハードウエア手段によってタグＲＡ
Ｍ内の全てのアドレス位置に対する有効ビットの値をリ
セットすることによってクリアされる。有効ビット１７
は、マイクロプロセサ１２からのその後の書込みサイク
ルが新たに書込まれるタグＲＡＭアドレス位置に「１」
を書込むように、図１に示した如く、論理高電圧レベル
Ｖccへ接続される。マイクロプロセサ１２がキャッシュ
メモリ位置へデータを書込むまで、そのアドレス位置に
対する有効ビット１７は無効であるか又は論理低レベル
に等しい。
【０００９】マイクロプロセサの読取りが行われると、
タグＲＡＭ Ａ１４及びタグＲＡＭＢ１６は、要求され
たデータのアドレスと、キャッシュメモリセットＡ１８
及びキャッシュメモリセットＢ１９内に格納されている
データのそれぞれのアドレスと比較する。セットＡ１８
又はセットＢ１９の何れかに「ヒット」即ちマッチ（一
致）条件が存在し、且つ有効ビット１７及びそのアドレ
スインデックス位置に対するその他のステータスビット
が有効である場合には、適宜のタグＲＡＭＡ１４又はタ
グＲＡＭ Ｂ１６がそのキャッシュメモリセットＡ１８
又はセットＢ１９が所望されたデータを有していること
を表わす論理高マッチ（一致）出力信号１５を発生す
る。制御論理２０は、そのマッチ及びステータスビット
の関数としてどのセットがそのデータを供給するかを決
定し、且つ該キャッシュメモリの適宜のセットからのデ
ータはデータバス上へゲート動作され、そこでマイクロ
プロセサ１２によって受取られる。しかしながら、タグ
ＲＡＭ Ａ１４又はタグＲＡＭ Ｂ１６が所望されたデ
ータのアドレスがキャッシュメモリセットＡ１８又はキ
ャッシュメモリセットＢ１９のそれぞれに格納されてい
る何れのアドレス共マッチ即ち一致しない場合には、そ
のセットに対して「ミス」条件が存在する。又は、所望
されたデータアドレスがキャッシュメモリセットＡ１８
又はキャッシュメモリセットＢ１９内に格納されたアド
レスとマッチ即ち一致するがそのアドレスに対する有効
ビット１７が無効である場合には、「ミス」条件が存在
する。「ミス」条件に応答して、タグＲＡＭは論理低マ
ッチ出力信号を発生する。
【００１０】キャッシュメモリセットＡ１８又はキャッ
シュメモリセットＢ１９が要求されているメモリアドレ
スのデータを有しており、且つそのデータが有効である
ことが決定されると、関連するタグＲＡＭがマッチ（一
致）出力信号１５を発生する。マッチ出力信号１５は高
速チップセレクト信号として機能し、該信号はキャッシ
ュメモリからのデータがマイクロプロセサへのデータバ
ス上へゲート動作されることを許容するか又は不許可す
べく機能する。タグＲＡＭ比較機能が「ヒット」条件を
示している場合には、キャッシュメモリ出力はイネーブ
ル即ち動作可能状態とされる。「ミス」条件が示される
場合には、適宜のキャッシュメモリセットの出力はイネ
ーブルされず、究極的には、メインメモリ１３がマイク
ロプロセサ１２に対してデータを供給する。「ミス」が
発生すると、例えば最も古くに使用された（ＬＲＵ）、
先入れ先出し（ＦＩＦＯ）、後入れ先出し（ＬＩＦ
Ｏ）、ランダム置換アルゴリズム、及び擬似的ＬＲＵ置
換アルゴリズムなどの置換アルゴリズムが使用されて、
セットＡ１８又はセットＢ１９をアップデートするため
にメインメモリからの置換ラインのデータが使用される
か否かを決定する。キャッシュメモリ読取りサイクル期
間中のこの並列動作は、時間を節約し、且つ、多分、待
機状態なしで、単一のサイクルでマイクロプロセサ１２
によってデータが読取られることを許容することを可能
とする。
【００１１】一つ又はそれ以上のセットがランダムに発
生するビット欠陥を有する場合のセット連想キャッシュ
メモリはしばしば廃棄される。しかしながら、例えば単
一ビット欠陥、粒子汚染、ロックされた行、ロックされ
た列、及びメタル又はポリシリコンの短絡などのランダ
ムに発生する処理問題に起因してビット欠陥を被る場合
がある。これらの欠陥は容易に修復可能なものでない場
合があり、特に行又は列冗長性テストが使用されていな
い場合にはそうである。レーザ修復における冗長性テス
トが使用される場合であっても、この技術は全てのビッ
ト欠陥を解消するのに十分なものでない場合がある。従
って、ビット欠陥を有するセット連想キャッシュメモリ
がマイクロプロセサ、ＡＳＩＣ又はその他の装置内に存
在している場合には、その欠陥性のキャッシュメモリの
みならずそれが埋込まれている高価で且つ完全に機能的
な装置をも廃棄されることが多々ある。従って、欠陥性
データビットを有するセット連想キャッシュメモリを使
用可能な状態とさせるようにランダムなビット欠陥を補
償する技術の開発が望まれている。キャッシュメモリ及
びそれが埋込まれている何らかの装置がスクラップされ
ることが必要でないように、セット連想キャッシュメモ
リにおける欠陥性のデータ位置をバイパスすることが望
ましい。
【００１２】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、セット連想キャッシュメモリ内の一つ又は
それ以上の欠陥性ビットのデータを有するラインのデー
タをバイパスすることによりセット連想キャッシュメモ
リを使用可能な状態とする技術を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明によれば、例えば
行／列冗長性などの従来の修復手段によっては修復する
ことの不可能な一つ又はそれ以上の欠陥性データビット
を有するセット連想キャッシュメモリの欠陥性ラインの
データを、キャッシュミス条件が発生した後にアップデ
ートさせることはなく、その際に実効的にバイパスさせ
る。置換論理回路が、セット連想キャッシュメモリの各
ラインのデータと関連する置換ステータスビットの状態
を検知し且つ制御し、該キャッシュ内のラインのデータ
がアップデートされるべきか又はバイパスされるべきか
を決定する。従って、１ラインのデータを置換する場合
には、該置換論理回路が特定のセット内の欠陥性ライン
のデータのアドレスを検知し且つその欠陥性ラインのデ
ータをアップデートすることを回避し、その代わりに別
のセットの別のラインのデータをアップデートさせる。
この置換論理回路は、例えば最も古く使用した（ＬＲ
Ｕ）置換アルゴリズム、先入れ先出し（ＦＩＦＯ）置換
アルゴリズム、後入れ先出し（ＬＩＦＯ）置換アルゴリ
ズム、ランダム置換アルゴリズム、又は擬似的ＬＲＵ置
換アルゴリズムなどの多様な置換アルゴリズムと共に使
用することが可能である。
【００１４】
【実施例】セット連想キャッシュメモリは、従来の直接
マップ型キャッシュメモリと比較して、ヒット率が一層
高く且つ性能が一層優れているので魅力のあるものであ
る。セット連想キャッシュメモリは２個又はそれ以上の
セットのデータから構成されているので、キャッシュミ
ス条件が発生した後にどのセットをアップデートさせる
かを決定する制御回路が複雑である。キャッシュミス条
件が発生した後にどのセットのデータをアップデートす
るかを追跡するために、最も最近でなく使用した、即ち
最も古くに使用した（ＬＲＵ）、先入れ先出し（ＦＩＦ
Ｏ）、後入れ先出し（ＬＩＦＯ）、ランダム置換アルゴ
リズム、及び擬似的ＬＲＵ置換アルゴリズムなどの置換
論理アルゴリズムが典型的に使用される。
【００１５】本発明は、キャッシュミス条件が発生した
後に、一つのセットのデータの欠陥性ラインはアップデ
ートされずに実効的にバイパスされ、一つのセット内の
一つの不良ラインのデータアップデートされるために選
択されることがないことを確保するために、セット選択
を制御する置換論理回路を使用している。欠陥性ライン
のデータとは、一つ又はそれ以上の欠陥性ビットのデー
タを有する１ラインのデータとして定義される。該欠陥
性ビットのデータは、種々のラインのデータを格納する
データキャッシュ（又はそれと関連するタグ）内のセッ
ト連想キャッシュメモリ内に存在する。アップデートと
いう用語は、セット連想キャッシュメモリの特定の位置
に対して新たなラインのデータを書込むことを意味して
いる。一つのセットの個々の欠陥性データの位置は置換
論理回路へ通知され、従って、セット連想キャッシュメ
モリのセット選択期間中に、特定のインデックスアドレ
スに対して欠陥性ラインのデータを有するセットは選択
されることはなく、従って、実効的にバイパスされる。
本発明は、従来の冗長性テストを実施した後又は実施し
ない場合においても使用することが可能である。
【００１６】本発明は、セット連想キャッシュメモリを
使用する多様なキャッシュ適用場面において使用するこ
とが可能であり、且つ特に、大型のキャッシュメモリを
廃棄する代わりに使用可能な状態とさせるために使用す
る場合に有効である。歩留り制限が減少されるので大型
のキャッシュメモリを使用することを可能とする。又、
埋込み型のセット連想キャッシュメモリを使用する例え
ばマイクロプロセサ及びＡＳＩＣなどの高価な装置を救
済することが可能である。本発明は例えば単一ビット、
ロックされた行、ロックされた列、粒子汚染などの欠陥
を有する埋込み型メモリを使用可能な状態とさせるため
に使用することが可能である。
【００１７】例えば、ＬＲＵ置換アルゴリズムが使用さ
れる場合には、セット連想キャッシュの最も最近でなく
使用された即ち最も古くに使用されたラインのデータ置
換されるべく選択され、且つ要求されたインデックスア
ドレスに対する全てのステータスビットがアップデート
されて関連するタグに対する新たなＬＲＵステータスが
反映される。例えば、二方向セット連想キャッシュは、
データが格納されるセットは二つ存在するだけであるか
ら、タグ当たり一つのビットの置換ステータスが必要と
されるに過ぎない。同様に、四方向セット連想キャッシ
ュメモリの場合には、データが格納されるセットは四つ
存在しているので、タグ当たり二つの置換ステータスビ
ットが必要とされる。従って、置換ステータスビットの
第一論理レベル（例えば、論理低レベル）は、１ライン
のデータがＬＲＵラインのデータであることを表わし、
一方、置換ステータスビットの第二論理レベル（例え
ば、論理高レベル）はそのラインのデータがそのインデ
ックスアドレスに対してタグ内に含まれているより最近
に使用されたラインのデータであることを表わす。より
最近に使用されたラインのデータは、最も最近に使用さ
れた（ＭＲＵ）ラインのデータである場合もない場合も
ある。例えば、二方向セット連想キャッシュにおいて
は、より最近に使用されたラインのデータはＭＲＵライ
ンのデータであり、一方、より大きなセット連想キャッ
シュメモリ、例えば四方向セット連想キャッシュにおい
ては、より最近に使用されたラインのデータは必ずしも
ＭＲＵラインのデータではない。従って、メインメモリ
からの置換ラインのデータの置換ステータスビットは高
論理レベルへ設定され、且つ置換されなかった他のセッ
トにおける残りのラインのデータの置換ステータスビッ
トは低論理レベルへリセットされる。何故ならば、それ
は現在インデックスアドレスに対するＬＲＵラインのデ
ータだからである。
【００１８】図２の二方向セット連想キャッシュメモリ
３０を参照すると、与えられたインデックスアドレスに
対して、二方向セット連想キャッシュメモリのキャッシ
ュメモリセットＡ３２が一つ又はそれ以上の欠陥性ビッ
トのデータを有する欠陥性ラインのデータ３４を有する
ものと仮定する。この欠陥性ラインのデータ３４又はそ
れと関連するタグが常にバイパスされ且つキャッシュミ
スが発生した後にアップデートされることがないことを
確保するために、セットＡ３２の欠陥性ラインのデータ
３４と関連するインデックスアドレスの置換ステータス
ビットは、常に、論理高レベルへ強制され、且つキャッ
シュメモリセットＢ３６の１ラインのデータ３８と関連
する置換ステータスビットはこの二方向セット連想キャ
ッシュメモリＬＲＵ実施例の場合に、常に論理低レベル
へ強制される。従って、キャッシュミス条件が発生した
後に、メインメモリ４０からの置換ラインのデータ４２
は、常に、キャッシュメモリセットＢ３６の１ラインの
データ３８と置換させ、且つキャッシュメモリセットＡ
３２の欠陥性ラインのデータ３４をアップデートするこ
とはなく、実効的にバイパスさせる。欠陥性ラインのデ
ータ３４は、置換論理回路へ通信を行うプログラミング
手段によって識別される。該プログラミング手段は、多
様なヒューズプログラミング又は当該技術分野において
公知なレジスタ技術における格納を使用して達成するこ
とが可能である。例えば、レジスタをビルトインセルフ
テスト（ＢＩＳＴ）回路を使用してロードさせることが
可能である。更に、例えば電気的にプログラム可能なリ
ードオンリメモリ（ＥＰＲＯＭ）、電気的に消去可能プ
ログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）、フ
ラッシュＥＰＲＯＭなどの非揮発性プログラミング手段
を使用することが可能である。
【００１９】図３を参照すると、本発明に基づいて構成
された置換論理回路６０を有する回路５０が示されてい
る。置換論理回路６０は四つのセグメントに分割されて
おり、それらは、四方向セット連想キャッシュメモリの
セットＡ、セットＢ、セットＣ、セットＤを表わすもの
として点線で示されている。図示した入力信号５９，６
２，６４はセットＡのみに対するものであり、従って回
路５２−５８、入力信号６２，６４及び出力信号６６が
各セットに対して複製されている。置換論理回路６０
は、信号６６を発生するために、信号５９，６２，６４
に類似する四つの信号に関して論理演算を行う。
【００２０】欠陥性の１ラインのデータの複数個の欠陥
性アドレスが欠陥性アドレス識別ブロック５２，５４，
５６を使用して識別され、それらのブロックは、前述し
た如く、当該技術分野において公知のヒューズ回路又は
レジスタ回路を有することが可能である。欠陥性アドレ
ス識別ブロック５２，５４，５６の出力信号は、信号５
９を発生する例えば論理ＯＲゲート５８などの論理回路
への入力信号である。信号５９、アドレスヒット／ミス
信号６２、ステータスビット信号６４は、全て、図示し
た如く置換論理回路６０への入力信号であり、且つこれ
らの信号は特定のセット、例えばセットＡと関連してい
る。アドレスヒット／ミス信号６２は、セットＡに対し
てキャッシュヒット又はキャッシュミス条件が存在する
か否かを表わし、且つステータスビット信号６４は、セ
ットＡの置換ステータスビットの論理レベルを包含する
セットＡに関するステータス情報を置換論理回路６０へ
供給する。置換論理回路６０は、信号５９，６２，６４
に関して論理演算を行って信号６６を発生し、該信号６
６は置換ステータスビットの提示を決定する。
【００２１】上述した実施例は、ＬＲＵ置換アルゴリズ
ムを使用する第一好適実施例に関連してどの様にして置
換論理回路６０を使用することが可能であるかを示して
いる。置換論理回路６０は、更に、一例としてＬＲＵ置
換アルゴリズムを使用する第二好適実施例に関連して使
用することも可能である。欠陥性のラインのデータを有
するセットは、その置換ステータスビットを所定の論理
レベルへ強制させることによりバイパスされることはな
い。そうではなく、欠陥性ラインのデータがＬＲＵライ
ンのデータとなると、前述したプログラミング手段に基
づいてそれはアップデートされることはない。該プログ
ラミング手段は、その欠陥性ラインのデータが欠陥性で
あると定義し、従ってそれはアップデートされることは
ない。その代わりに、次にアップデートされるべきライ
ンのデータ、例えばＬＲＵ＋１ラインのデータがすぐさ
まアップデートされる。
【００２２】上述した欠陥性ラインのデータをバイパス
するプロセスは、実効的に、バイパスされる欠陥性デー
タ位置の数だけより小型のセット連想キャッシュメモリ
とさせる。冗長性テストを行った後においてはランダム
欠陥性ビットが多数存在する蓋然性はない。例えば、四
方向セット連想キャッシュメモリが使用され、且つ一つ
のデータ位置が欠陥性データを有している場合には、そ
の欠陥性データと関連するインデックスアドレスに対し
ては、データが得られるセットは４個ではなく３個しか
存在していないので、キャッシュは三方向セット連想キ
ャッシュメモリとして機能する。しかしながら、バイパ
スされる使用可能なアドレスの割合は通常比較的小さな
ものであるに過ぎないので、その結果発生する性能の劣
化は無視可能な程度のものである。
【００２３】更に、置換論理の速度経路は何ら障害を被
ることはないので、本発明を使用することによりセット
連想キャッシュメモリの速度が低下することはない。四
つのセットのうちの一つにおいて欠陥性データを有する
四方向セット連想キャッシュメモリの場合には、置換論
理回路は四つのセットの各々と関連する四つの置換ステ
ータスビットの各々の状態を検知する。何れかの欠陥性
ラインのデータに対する置換ステータスビットは、その
欠陥性ラインのデータが、キャッシュミス条件の発生の
後に、アップデートさせることはない。キャッシュミス
が発生すると、新たなラインのデータがメインメモリか
らキャッシュへ持込まれる。キャッシュが満杯であると
仮定すると、この持込まれる置換ラインによって既存の
ラインのデータが置換されねばならない。どのラインの
データを置換させるかの選択は、キャッシュ内に格納さ
れている各ラインのデータと関連するインデックスアド
レスのタグ内の置換ステータスビットの状態に基づいて
行われる。従って、欠陥性位置は、それが置換のために
選択されないように固定される。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本明細書において説明した二方向セット連
想キャッシュＬＲＵ実施例は本発明の一実施例であるに
過ぎない。本発明は、前述したような、例えばＦＩＦＯ
置換アルゴリズム、ＬＩＦＯ置換アルゴリズム、ランダ
ム置換アルゴリズム、及び擬似的ＬＲＵ置換アルゴリズ
ムなどのその他の置換アルゴリズムと共に使用すること
が可能であることは勿論である。
【図面の簡単な説明】
【図１】 セット連想キャッシュメモリシステムを示し
た概略ブロック図。
【図２】 欠陥性ラインのデータと、アップデートされ
るべき１ラインのデータと、置換ラインのデータとを示
した概略ブロック図。
【図３】 本発明に基づいて構成されたセット連想キャ
ッシュメモリの置換論理回路を示した概略図。
【符号の説明】
１０ セット連想キャッシュシステム １２ マイクロプロセサ １３ メインメモリ １４ タグＲＡＭ Ａ １６ タグＲＡＭ Ｂ １８ キャッシュメモリセットＡ １９ キャッシュメモリセットＢ ２０ 制御論理 ３０ 二方向セット連想キャッシュメモリ ３２ キャッシュメモリセットＡ ３４ 欠陥性ラインのデータ ３６ キャッシュメモリセットＢ ４０ メインメモリ ４２ 置換ラインのデータ ６０ 置換論理回路

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 セット連想キャッシュメモリの欠陥性ラ
    インのデータ又はそれと関連するタグをバイパスする方
    法において、 セット連想キャッシュメモリの第一セットと関連する欠
    陥性ラインのデータのアドレスを識別し、 置換論理回路を使用して前記欠陥性ラインのデータのア
    ドレスに対してフラグをたて、従って前記欠陥性ライン
    のデータのアドレスに対応するアドレスを有する置換ラ
    インのデータが前記セット連想キャッシュメモリへ書込
    まれる場合に、前記置換論理回路によって決定される如
    く前記置換ラインのデータが前記セット連想キャッシュ
    メモリの第二セットへ書込まれ、前記第一セットの前記
    欠陥性ラインのデータを実効的にバイパスする、上記各
    ステップを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、前記セット連想キャ
    ッシュメモリが複数個のセットに含まれる複数ラインの
    データを有しており、且つ各ラインのデータが１個のア
    ドレスとそれと関連する少なくとも１個の置換ステータ
    スビットを有しており、前記置換ステータスビットは、
    同一のアドレスに対応する異なるセットの他のラインの
    データに対して各ラインのデータが使用された場合を表
    わすことを特徴とする方法。
  3. 【請求項３】 請求項２において、前記置換論理回路
    が、前記置換ラインのデータで最も古くに使用された
    （ＬＲＵ）ラインのデータをアップデートするために最
    も古くに使用された（ＬＲＵ）置換アルゴリズムを使用
    することを特徴とする方法。
  4. 【請求項４】 請求項３において、前記欠陥性ラインの
    データの置換ステータスビットが、強制的に、前記欠陥
    性ラインのデータが前記置換ラインのデータによりアッ
    プデートされることのない最も古くに使用されたライン
    のデータとして指定する第一論理レベルとされ、その代
    わりに、その置換ステータスビットがそのラインのデー
    タが最も古くに使用された（ＬＲＵ）ラインのデータで
    あることを指定する第二論理レベルに等しい第二セット
    の１ラインのデータが前記置換ラインのデータでアップ
    デートされることを特徴とする方法。
  5. 【請求項５】 請求項３において、１ラインのデータの
    置換ステータスビットがそのラインのデータが最も古く
    に使用された（ＬＲＵ）ラインのデータであることを指
    定する場合に、そのラインのデータは前記置換ラインの
    データでアップデートされ、しかしながら、前記欠陥性
    ラインのデータが最も古くに使用された（ＬＲＵ）ライ
    ンのデータである場合には、前記欠陥性ラインのデータ
    がバイパスされ且つ前記置換論理回路によって決定され
    る如くに別のラインのデータが前記置換ラインのデータ
    でアップデートされることを特徴とする方法。
  6. 【請求項６】 請求項１において、前記欠陥性ラインの
    データのアドレスを識別するためにプログラミング手段
    を使用することを特徴とする方法。
  7. 【請求項７】 請求項６において、前記プログラミング
    手段がヒューズプログラミングを使用することを特徴と
    する方法。
  8. 【請求項８】 請求項６において、前記プログラミング
    手段が複数個のレジスタを使用することを特徴とする方
    法。
  9. 【請求項９】 請求項８において、前記レジスタがビル
    トインセルフテスト（ＢＩＳＴ）回路を使用してロード
    されることを特徴とする方法。
  10. 【請求項１０】 請求項６において、前記プログラミン
    グ手段が非揮発性装置を使用することを特徴とする方
    法。
  11. 【請求項１１】 請求項１において、前記置換論理回路
    が先入れ先出し（ＦＩＦＯ）置換アルゴリズムを使用す
    ることを特徴とする方法。
  12. 【請求項１２】 請求項１において、前記置換論理回路
    が後入れ先出し（ＬＩＦＯ）置換アルゴリズムを使用す
    ることを特徴とする方法。
  13. 【請求項１３】 請求項１において、前記置換論理回路
    がランダム置換アルゴリズムを使用することを特徴とす
    る方法。
  14. 【請求項１４】 請求項１において、前記置換論理回路
    が擬似的な最も古くに使用した（ＬＲＵ）置換アルゴリ
    ズムを使用することを特徴とする方法。
  15. 【請求項１５】 請求項１において、前記セット連想キ
    ャッシュメモリが埋込み型キャッシュメモリであること
    を特徴とする方法。
  16. 【請求項１６】 請求項１５において、前記埋込み型キ
    ャッシュメモリがマイクロプロセサの一次キャッシュで
    あることを特徴とする方法。
  17. 【請求項１７】 セット連想キャッシュメモリの欠陥性
    ラインのデータ又はそれと関連するタグをバイパスする
    装置において、 複数個のセット内に含まれる複数個のラインのデータを
    有するセット連想キャッシュメモリが設けられており、
    各ラインのデータはそれと関連しており且つ一つのアド
    レスに対応する異なるセットの他のラインのデータに対
    して各ラインのデータが使用された場合を表わす少なく
    とも１個の置換ステータスビットを有しており、 キャッシュミス条件に続いて置換サイクル期間中に欠陥
    性ラインのデータのアドレスが検知される場合に１ライ
    ンのデータをバイパスする置換論理回路が設けられてい
    る、ことを特徴とする装置。
  18. 【請求項１８】 請求項１７において、前記置換論理回
    路が、置換ラインのデータで最も古くに使用された（Ｌ
    ＲＵ）ラインのデータをアップデートするために最も古
    くに使用された（ＬＲＵ）置換アルゴリズムを使用する
    ことを特徴とする装置。
  19. 【請求項１９】 請求項１８において、前記欠陥性ライ
    ンのデータの置換ステータスビットが、前記欠陥性ライ
    ンのデータを前記置換性ラインのデータによってアップ
    デートされることのない最も最近に使用されたラインの
    データとして指定する第一論理レベルへ強制され、その
    代わりに、その置換ステータスビットがそのラインのデ
    ータが最も古くに使用された（ＬＲＵ）ラインのデータ
    であることを指定する第二論理レベルに等しい１ライン
    のデータが前記置換ラインのデータでアップデートされ
    ることを特徴とする装置。
  20. 【請求項２０】 請求項１８において、１ラインのデー
    タの置換ステータスビットがそのラインのデータが最も
    古くに使用された（ＬＲＵ）ラインのデータとして指定
    する場合に、そのラインのデータが前記置換ラインのデ
    ータでアップデートされ、しかしながら、前記欠陥性ラ
    インのデータが前記最も古くに使用された（ＬＲＵ）ラ
    インのデータである場合には、前記欠陥性ラインのデー
    タがバイパスされ且つ前記置換論理回路によって決定さ
    れる如く別のラインのデータが前記置換ラインのデータ
    でアップデートされることを特徴とする装置。
  21. 【請求項２１】 請求項１７において、前記欠陥性ライ
    ンのデータのアドレスを識別するためにプログラミング
    手段が使用されることを特徴とする装置。
  22. 【請求項２２】 請求項２１において、前記プログラミ
    ング手段がヒューズプログラミングを使用することを特
    徴とする装置。
  23. 【請求項２３】 請求項２１において、前記プログラミ
    ング手段が複数個のレジスタを使用することを特徴とす
    る装置。
  24. 【請求項２４】 請求項２３において、前記レジスタが
    ビルトインセルフテスト（ＢＩＳＴ）回路を使用してロ
    ードされることを特徴とする装置。
  25. 【請求項２５】 請求項２１において、前記プログラミ
    ング手段が非揮発性装置を使用することを特徴とする装
    置。
  26. 【請求項２６】 請求項１７において、前記置換論理回
    路が先入れ先出し（ＦＩＦＯ）置換アルゴリズムを使用
    することを特徴とする装置。
  27. 【請求項２７】 請求項１７において、前記置換論理回
    路が後入れ先出し（ＬＩＦＯ）置換アルゴリズムを使用
    することを特徴とする装置。
  28. 【請求項２８】 請求項１７において、前記置換論理回
    路がランダム置換アルゴリズムを使用することを特徴と
    する装置。
  29. 【請求項２９】 請求項１７において、前記置換論理回
    路が擬似的な最も古くに使用された（ＬＲＵ）置換アル
    ゴリズムを使用することを特徴とする装置。
  30. 【請求項３０】 請求項１７において、前記セット連想
    キャッシュメモリが埋込み型キャッシュメモリであるこ
    とを特徴とする装置。
  31. 【請求項３１】 請求項３０において、前記埋込み型キ
    ャッシュメモリがマイクロプロセサの一次キャッシュで
    あることを特徴とする装置。
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