JPH09319569A

JPH09319569A - マイクロコンピュータ

Info

Publication number: JPH09319569A
Application number: JP8139138A
Authority: JP
Inventors: Masao Mio; 雅夫三尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 1997-12-12
Also published as: DE19652290A1; KR100252432B1; KR970076274A; US5799144A; DE19652290C2

Abstract

(57)【要約】【課題】命令を先取りするキューバッファが設けられ
ていると、ＲＯＭ内のプログラムに生じた不具合を解消
する機構がうまく動かない。【解決手段】比較回路４６は、レジスタ４４に格納さ
れているアドレス情報とアドレスバス４８上のアドレス
データとを比較する。ラッチ回路１４は、比較回路４６
からの一致信号でセット状態になり分岐発生信号６８ま
たはＪＭＰ命令コード終了信号７０によってリセット状
態になる。リセット状態で、ＪＭＰ命令コードＲＯＭ１
２０からデータバス５０へのデータ出力は禁止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラムを格
納するＲＯＭを備えＲＯＭ内のデータの先取り処理を行
うマイクロコンピュータであって、ＲＯＭ内のプログラ
ムに生じた不具合を解消することができるマイクロコン
ピュータに関するものである。

【０００２】

【従来の技術】図８は従来のＲＯＭ内のプログラムに生
じた不具合を解消することができるシングルチップマイ
クロコンピュータを外部機器とともに示すブロック図で
ある。図において、１００はシングルチップマイクロコ
ンピュータ（以下、単にマイクロコンピュータともい
う）、２００は修正プログラムが設定されたＥＥＰＲＯ
Ｍである。マイクロコンピュータ１００において、４０
はプログラムが固定されたＲＯＭ、４２は書き込み可能
なメモリであるＲＡＭ、４４は特定アドレスデータが設
定されるレジスタ、４６はアドレスバス４８上のデータ
とレジスタ４４の内容とを比較する比較回路、５０はデ
ータバス、５２はシリアルデータ出力のためのシリアル
出力端子、５４はシリアルデータ入力のためのシリアル
入力端子、１１０はＣＰＵ、１２０は分岐命令（ＪＭＰ
命令）が格納されているＪＭＰ命令コードＲＯＭであ
る。なお、ＣＰＵ１１０とシリアル出力端子５２および
シリアル入力端子５４との間にはシリアル入出力回路が
設けられているが、図８では省略されている。

【０００３】次に動作について説明する。このマイクロ
コンピュータ１００におけるＲＯＭ４０は、製造時に内
容が固定され、以後、書き換え不可能ないわゆるマスク
ＲＯＭである。従って、一旦製造されたら、その内容を
変更することはできない。しかし、現実には、ＲＯＭ４
０内に固定されたプログラムの不具合が製造後に発見さ
れることがある。

【０００４】マイクロコンピュータ１００を製造した後
にＲＯＭ４０内のプログラムにおいて不具合が発見され
た状況に対処するための手法として、例えば、特開昭６
３−１５６２３１号公報や特開平１−２３２４４７号公
報に示された手法がある。図９は、その手法を説明する
ための説明図である。図９において、（ａ）は不具合を
含むプログラムを示し、（ｂ）は不具合が修正されたプ
ログラムの流れを示す。その手法によると、マイクロコ
ンピュータ１００内に、レジスタ４４が用意される。レ
ジスタ４４には、例えば、シリアル入力端子５４を介し
て入力されたデータが設定される。ＪＭＰ命令コードＲ
ＯＭ１２０には、ＪＭＰ命令コード（ｊｍｐ１〜ｊｍｐ
４）が設定される。なお、ｊｍｐ１〜ｊｍｐ４は、ＪＭ
Ｐ命令を構成する４バイトのデータを示す。ＪＭＰ命令
のオペランドは、ＲＡＭ４２内の所定の領域の先頭アド
レスに対応した値を示す。

【０００５】ＲＯＭ４０内のプログラムの不具合が発見
された場合に、レジスタ４４に、不具合部分の先頭アド
レスが設定される。図９（ａ）において、不具合部分の
先頭の番地に設定されている命令がｏｐ１〜ｏｐ４で示
されている。そして、ＥＥＰＲＯＭ２００内に書き込ま
れた正しいプログラムが、シリアル出力端子５２を介し
たデータによるアドレッシングによって、シリアル入力
端子５４を介して順次マイクロコンピュータ１００に取
り込まれる。そして、ＲＡＭ４２の所定の領域に設定さ
れる。所定の領域の先頭アドレスは、ＪＭＰ命令コード
ＲＯＭ１２０内のＪＭＰ命令のオペランドが指すアドレ
スである。このようにして、外部バスを持たないマイク
ロコンピュータ１００においても、正しいプログラムが
取り込まれる。なお、正しいプログラムを有する媒体は
ＥＥＰＲＯＭ２００に限られない。他の媒体を用いるこ
ともできる。

【０００６】その後、マイクロコンピュータ１００は実
稼働される。比較回路４６は、マイクロコンピュータ１
００の実稼働時に、アドレスバス４８に現れるアドレス
データとレジスタ４４内の値とを比較する。それらが一
致すると、比較回路４６は、一致信号をＪＭＰ命令コー
ドＲＯＭ１２０に対して出力する。一致信号に応じて、
ＪＭＰ命令コードＲＯＭ１２０内のＪＭＰ命令コードが
データバス５０に出力される。このとき、ＲＯＭ４０か
らデータバス５０へのデータ出力は禁止される。そし
て、ＣＰＵ１１０は、データバス５０からＪＭＰ命令コ
ードを取り込む。そして、内部に有するプログラムカウ
ンタの値をＪＭＰ命令のオペランドが示す値にする。従
って、以後、ＲＡＭ４２に書き込まれた正しいプログラ
ムが実行される。ＲＡＭ４２に書き込まれた正しいプロ
グラムの実行後ＲＯＭ４０のプログラムに戻るために、
ＲＡＭ４２内の正しいプログラムの最後の部分に、プロ
グラムカウンタを変更するような分岐命令が格納され
る。

【０００７】以上の処理によって、図９（ａ）に示すよ
うにＲＯＭ４０内の不具合部分に記載されている命令に
よる処理が行われる段階に達すると、不具合のあるプロ
グラムに代わって、図９（ｂ）に示すようにＲＡＭ４２
内の正しいプログラムが実行される。

【０００８】マイクロコンピュータ１００として、命令
を先取りして一時格納し格納された命令をＣＰＵ１１０
に供給するキューバッファを備えたものがある。そのよ
うなマイクロコンピュータ１００では、キューバッファ
が命令コードを構成するデータをＲＯＭ４０から入力す
る。そして、所定数を越える数のデータを保持すると、
先取り処理を中断する。

【０００９】比較回路４６が一致信号を出力すると、キ
ューバッファがＪＭＰ命令コードＲＯＭ１２０内のＪＭ
Ｐ命令コードを入力することになるが、そのとき、ＲＯ
Ｍ４０からデータバス５０へのデータ出力は禁止され
る。すなわち、ＲＯＭ４０とデータバス５０との接続は
切り離される。ＪＭＰ命令コードが複数バイトのデータ
で構成されている場合には、ＪＭＰ命令コードを構成す
る複数データのうちの一部のみがキューバッファに取り
込まれた状態で、先取り処理が中断されることがある。
すると、キューバッファはＪＭＰ命令コード中の残りの
データを欲しいためにＪＭＰ命令コードＲＯＭ１２０と
データバス５０との接続を維持することを要求している
が、ＣＰＵ１１０は他の分岐命令を実行するためにＲＯ
Ｍ４０をデータバス５０に接続することを要求するとい
った事態が生ずる。例えば、ＪＭＰ命令コードを構成す
る複数データのうちの一部のみがキューバッファに取り
込まれた状態で、マイクロコンピュータ１００が割込み
処理を実行しなければならないといった事態がある。ソ
フトウェア割込みの場合には、ＲＯＭ４０に格納されて
いる割込み命令が、ＪＭＰ命令コードＲＯＭ１２０内の
ＪＭＰ命令コードの読み込み以前にキューバッファに読
み込まれていることになる。また、ハードウェアによる
割込みの要求があると、ＣＰＵ１１０が任意の命令を実
行開始しようとすると、いつでもその命令の実行に代え
て割込み処理が実行される。このように、キューバッフ
ァを備えたマイクロコンピュータ１００では、ＪＭＰ命
令コードＲＯＭ１２０内のＪＭＰ命令コードの読み出し
要求と割込み処理等が競合すると制御不能に陥る。

【００１０】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、命令を先取
りするキューバッファが設けられていると、ＲＯＭ内の
プログラムに生じた不具合を解消する機構の制御が困難
になるという課題があった。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、キューバッファを有する場合に、
内蔵するＲＯＭ内のプログラムの不具合に確実に対処す
ることができるマイクロコンピュータを得ることを目的
とする。

【００１２】

【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、アドレス情報格納部に格納
されているアドレス情報とキューバッファのプログラム
カウンタ値とが一致したときに、第１のＲＯＭのアドレ
ス空間以外のアドレス空間に分岐する命令を固定した第
２のＲＯＭからのデータ出力を許可するとともにプログ
ラムが固定されている第１のＲＯＭからのデータ出力を
禁止し、分岐発生信号または第２のＲＯＭが命令を出力
したことを示す命令コード終了信号を入力して第１のＲ
ＯＭからのデータ出力を許可するとともに第２のＲＯＭ
からのデータ出力を禁止するＲＯＭ出力切換部を備えた
ものである。

【００１３】請求項２記載の発明に係るマイクロコンピ
ュータは、ＲＯＭ出力切換部が、アドレス情報格納部に
格納されているアドレス情報とアドレスバス上のアドレ
スデータとを比較する比較回路と、比較回路からの一致
信号でセット状態になり分岐発生信号または命令コード
終了信号によってリセット状態になるラッチ回路とを含
むものである。

【００１４】請求項３記載の発明に係るマイクロコンピ
ュータは、ラッチ回路がリセット状態になるとＲＯＭリ
ード信号を通過させる第１の論理回路と、第１のＲＯＭ
の出力を入力し第１の論理回路の出力によって入力信号
の通過状態が制御される第２の論理回路と、ラッチ回路
がセット状態になるとＲＯＭリード信号を通過させる第
３の論理回路と、第２のＲＯＭの出力を入力し第３の論
理回路の出力によって入力信号の通過状態が制御される
第４の論理回路とをさらに含むものである。

【００１５】請求項４記載の発明に係るマイクロコンピ
ュータは、比較回路がアドレス情報格納部に格納されて
いるアドレス情報とＣＰＵのプログラムカウンタ値との
一致を示す一致信号を出力するとセット状態になり、第
２のＲＯＭが命令を出力したことを示す命令コード終了
信号によってリセット状態になるラッチ回路と、ラッチ
回路がセット状態であるときにキューバッファからＣＰ
Ｕへの命令の入力を禁止するとともに第２のＲＯＭから
ＣＰＵへの命令の入力を許可するスイッチ回路とを備え
たものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示すブロック図である。こ
こでは、シングルチップマイクロコンピュータを例示す
る。図において、２は命令を先取りして一時格納するキ
ューバッファ、４はアドレスバス４８上のデータをデコ
ードしアドレスデータに対応したＲＯＭ（第１のＲＯ
Ｍ）４０の番地からデータを出力させるアドレスデコー
ダ、６はＬレベルの制御信号によって信号通過状態にな
りＲＯＭ４０から出力されたデータをデータバス５０に
通過させるスリーステートバッファ、７はＨレベルの制
御信号によって信号通過状態になりＪＭＰ命令コードＲ
ＯＭ（第２のＲＯＭ）１２０から出力されたデータをデ
ータバス５０に通過させるスリーステートバッファ、８
はＪＭＰ命令コードＲＯＭ１２０に格納されている命令
コードの出力順序を制御する制御回路、１３はＣＰＵ１
１０からの分岐発生信号６８と制御回路８からのＪＭＰ
命令コード終了信号７０との論理和をとる論理和回路
（以下、ＯＲ回路と記す）、１４は比較回路４６からの
一致信号でセット状態になりＯＲ回路１３からの信号で
リセット状態になるラッチ回路、１５はキューバッファ
２からのＲＯＭリード信号６６がインバータ回路１７で
反転された信号とラッチ回路１４の出力との論理和をと
る論理和回路（以下、ＯＲ回路と記す）、１６はラッチ
回路１４の出力とＲＯＭリード信号６６との論理積を制
御回路８およびスリーステートバッファ７に出力する論
理積回路（以下、ＡＮＤ回路と記す）、４４は特定アド
レスデータが設定されるレジスタである。６２はＣＰＵ
１１０がキューバッファ２に対して出力するアドレスデ
ータを示し、６４はキューバッファ２からＣＰＵ１１０
へ与えられるデータを示す。

【００１７】なお、ＲＯＭ出力切換部は、この場合に
は、比較回路４６、ラッチ回路１４、ＯＲ回路１５、Ａ
ＮＤ回路１６、スリーステートバッファ６およびスリー
ステートバッファ７で実現される。また、アドレス情報
格納部は、レジスタ４４で実現される。第１〜第４の論
理回路は、それぞれ、ＯＲ回路１５、スリーステートバ
ッファ６、ＡＮＤ回路１６、スリーステートバッファ７
で実現される。

【００１８】図２はマイクロコンピュータの動作を説明
するためのタイミング図である。図において、（ａ）
は、クロック信号を示す。（ｂ）は、キューバッファ２
内のデータ数を示す。（ｃ）は、ＣＰＵ１１０の動作を
示す。括弧内は、キューバッファ２からＣＰＵ１１０に
入力されたデータを示す。（ｄ）は、ＣＰＵ１１０がキ
ューバッファ２に対して出力するアドレスデータ６２を
示す。ＣＰＵ１１０が有するプログラムカウンタの値で
もある。（ｅ）は、データバス５０からキューバッファ
２に入るデータを示す。（ｆ）は、ＲＯＭリード信号６
６を示す。（ｇ）は、キューバッファ２がアドレスバス
４８に出力するアドレスデータを示す。キューバッファ
２が有するプログラムカウンタの値でもある。（ｈ）
は、比較回路４６から出力される一致信号を示す。
（ｉ）は、ＪＭＰ命令コード終了信号７０を示す。
（ｊ）は、ラッチ回路１４の出力を示す。（ｋ）は、分
岐発生信号６８示す。

【００１９】次に動作について説明する。アドレスバス
４８へのアドレスデータの出力は、キューバッファ２に
よって行われる。キューバッファ２は、格納しているデ
ータ数が「１」または「０」バイトになるとＲＯＭ４０
から命令コードを読み出す。命令コードは、２バイト単
位でＲＯＭ４０から読み出されるとする。なお、ＣＰＵ
１１０は、命令実行中にメモリアクセスが必要になる
と、直接、該当アドレスをアクセスする。

【００２０】このマイクロコンピュータが製造されたと
きには、ＲＯＭ４０には所定のプログラムが固定されて
いる。また、ＪＭＰ命令コードＲＯＭ１２０には、ＲＡ
Ｍ（図示せず）内の特定領域の先頭番地に分岐するＪＭ
Ｐ命令が固定される。なお、ＪＭＰ命令は、４バイトの
データで構成されているとする。特定領域とは、不具合
プログラムに代わる正しいプログラムを設定するために
ユーザに開放されたＲＡＭ内の領域である。ＲＯＭ４０
内のプログラムにおいて不具合が発見されると、ユーザ
は、例えば図８に示されたＥＥＰＲＯＭ２００を用いた
機構によって、レジスタ４４に不具合プログラムの先頭
番地を設定するとともに、ＲＡＭ内の特定領域に正しい
プログラムを書き込む。ここでは、レジスタ４４には、
特定アドレスデータとして「ＰＣ1+2 」が設定されると
する。すなわち、「ＰＣ1+2 」が不具合プログラムの先
頭番地である。

【００２１】以下、レジスタ４４に不具合プログラムの
先頭番地が設定され、ＲＡＭ内の特定領域に正しいプロ
グラムが書き込まれた状態でマイクロコンピュータが動
作する場合について説明する。図２に示すサイクル＃１
に入る前では、キューバッファ２は初期状態であったと
する。すなわち、キューバッファ２内のデータ数は
「０」であり、キューバッファ２のプログラムカウンタ
はアドレスデータ６２によって設定される状態である。
そして、ＣＰＵ１１０は、キューバッファ２に対してア
ドレス「ＰＣ1 」のデータを要求したとする。すると、
キューバッファ２は「ＰＣ1 」をプログラムカウンタに
設定する。そして、「ＰＣ1 」をアドレスバス４８に出
力するとともに、ＲＯＭリード信号６６を有意なレベル
であるＨレベルにする。ラッチ回路１４の初期出力状態
はリセット状態であるとする。すなわち、ラッチ回路１
４の出力はＬレベルであるとする。すると、ＯＲ回路１
５の入力はともにＬレベルであるから、スリーステート
バッファ６が信号通過状態になる。アドレスデコーダ４
は、アドレスバス４８上の「ＰＣ1 」をデコードして、
該当番地に格納されている命令コードをＲＯＭ４０に出
力させる。スリーステートバッファ６が信号通過状態に
あるので、命令コードはデータバス５０に出力される。
キューバッファ２は、データバス５０から命令コードを
入力する。命令コードは２バイト単位で読み出されるの
で、ＲＯＭ４０はアドレス「ＰＣ1 ，ＰＣ1+1 」に格納
されている２バイトのデータｏｐ１，ｏｐ２を出力し、
キューバッファ２は、データバス５０を介してデータｏ
ｐ１，ｏｐ２を入力する。すなわち、サイクル＃１にお
いて、キューバッファ２内のデータ数は「２」になる
（図２（ｂ）参照）。

【００２２】ＣＰＵ１１０からアドレス「ＰＣ1 」のデ
ータの要求があったので、キューバッファ２は、データ
ｏｐ１をＣＰＵ１１０に対して出力する。よって、キュ
ーバッファ２内のデータ数は「１」になる（図２（ｂ）
のサイクル＃２参照）。データ数が「１」になったの
で、キューバッファ２は、命令の先取り処理を実行す
る。すなわち、「ＰＣ1+2 」をアドレスバス４８に出力
するとともに、ＲＯＭリード信号６６を有意なレベルで
あるＨレベルにする。一方、データｏｐ１が１つの命令
コードのオペコードであることをＣＰＵ１１０が認識す
ると（図２（ｃ）のサイクル＃２参照）、キューバッフ
ァ２による命令の先取り処理の間、ＣＰＵ１１０は、オ
ペランドが格納されているアドレス「ＰＣ1+1 」のデー
タをキューバッファ２に要求する（図２（ｄ）のサイク
ル＃２〜＃４参照）。キューバッファ２は、その要求に
応じて、保持しているデータｏｐ２をＣＰＵ１１０に出
力する。よって、キューバッファ２内のデータ数は
「０」になる（図２（ｂ）のサイクル＃３参照）。

【００２３】ＣＰＵ１１０は、サイクル＃５〜＃８にお
いて、データｏｐ１，ｏｐ２からなる命令に応じた処理
を行う。図２（ｃ）では、アドレス「ＰＣ2 」からデー
タを読み込んで加工を行い、結果をアドレス「ＰＣ2 」
に書き込む処理が例示されている。この間、ＣＰＵ１１
０は直接にアドレス「ＰＣ2 」をアクセスする（図２
（ｄ）のサイクル＃４〜＃８参照）。なお、図２（ｅ）
における斜線は、データバス５０が命令コードの転送以
外に用いられている期間を示す。

【００２４】レジスタ４４には不具合プログラムの先頭
番地として「ＰＣ1+2 」が設定されているので、キュー
バッファ２が「ＰＣ1+2 」をアドレスバス４８に出力す
ると、比較回路４６は、一致信号をＨレベルにする（図
２（ｈ）参照）。すると、ラッチ回路１４の出力がＨレ
ベルになる（図２（ｊ）参照）。ラッチ回路１４のＨレ
ベルの出力によってＯＲ回路１５の出力がＨレベルにな
るので、スリーステートバッファ６が閉じる。従って、
ＲＯＭ４０からのデータはデータバス５０に出力されな
い。ラッチ回路１４の出力はＡＮＤ回路１６の一方の入
力となるので、ＡＮＤ回路１６はＲＯＭリード信号６６
を通過させうる状態になる。キューバッファ２はＲＯＭ
リード信号６６をＨレベルにしているので、ＡＮＤ回路
１６の出力はＨレベルになる。よって、スリーステート
バッファ７は信号通過状態になる。制御回路８は、ＡＮ
Ｄ回路１６の出力がＨレベルになると起動し、ＪＭＰ命
令コードＲＯＭ１２０から、ＪＭＰ命令を順序立てて出
力させる。

【００２５】ＪＭＰ命令コードＲＯＭ１２０から、ま
ず、命令コードの最初の２バイトであるデータｊｍｐ
１，ｊｍｐ２がクロック信号に同期して順次出力され
る。データｊｍｐ１，ｊｍｐ２は、データバス５０を介
してキューバッファ２に入力する（図２（ｅ）のサイク
ル＃３，＃４参照）。キューバッファ２内のデータ数が
「２」になるので（図２（ｂ）のサイクル＃４参照）、
キューバッファ２は、命令の先取り処理を中断する。

【００２６】ＣＰＵ１１０は、データｏｐ１，ｏｐ２で
構成される命令コードの処理が終了すると、キューバッ
ファ２に、アドレス「ＰＣ1+1 」の次のアドレス「ＰＣ
1+2」の命令コードを要求する。その要求に応じて、キ
ューバッファ２は、保持しているデータｊｍｐ１をＣＰ
Ｕ１１０に出力する。この結果、キューバッファ２内の
データ数が「１」になるので、キューバッファ２は、命
令の先取り処理を再開する。すなわち、キューバッファ
２は「ＰＣ1+4 」をアドレスバス４８に出力するととも
に、ＲＯＭリード信号６６をＨレベルにする（図２
（ｆ），（ｇ）のサイクル＃９〜＃１１参照）。ＲＯＭ
リード信号６６に応じてＪＭＰ命令コードＲＯＭ１２０
からＪＭＰ命令の後半の２バイトのデータｊｍｐ３，ｊ
ｍｐ４が出力される。これらのデータｊｍｐ３，ｊｍｐ
４は、データバス５０を介してキューバッファ２に入力
する（図２（ｅ）のサイクル＃１０，＃１１参照）。

【００２７】一方、ＣＰＵ１１０は、データｊｍｐ１が
ＪＭＰ命令のオペコードであったことを知り、ＪＭＰ命
令のオペランドを得るために、キューバッファ２に「Ｐ
Ｃ1+3 」のデータを要求する（図２（ｄ）のサイクル＃
９〜＃１１）。キューバッファ２は、その要求に応じて
保持しているデータｊｍｐ２，ｊｍｐ３をＣＰＵ１１０
に転送する（図２（ｃ）のサイクル＃１０，＃１１参
照）。従って、キューバッファ２内のデータ数は「１」
になる。なお、その前に、キューバッファ２内のデータ
数は、データｊｍｐ３，ｊｍｐ４を入力したときに
「２」増えて「３」になっていた（図２（ｂ）のサイク
ル＃１０参照）。ＪＭＰ命令は４バイトで構成されてい
るので、ＣＰＵ１１０は、残りの１バイトを要求するた
めに、アドレスデータ６２として「ＰＣ1+5 」を出力す
る。キューバッファ２は、この要求に応じて、保持して
いるデータｊｍｐ４をＣＰＵ１１０に転送する。従っ
て、キューバッファ２内のデータ数は「０」になる。

【００２８】制御回路８は、ＪＭＰ命令コードがＪＭＰ
命令コードＲＯＭ１２０から出力され終わった時点で、
ＪＭＰ命令コード終了信号７０をＨレベルに立ち上げる
（図２（ｉ）参照）。ラッチ回路１４は、ＯＲ回路１３
を介して入力されたＪＭＰ命令コード終了信号７０の立
ち上がりによってリセット状態になる（図２（ｊ）参
照）。すなわち、その出力はＬレベルになる。従って、
ＯＲ回路１５はＲＯＭリード信号６６を通過させうる状
態になるので、以後、ＲＯＭリード信号６６がＨレベル
になると、ＲＯＭ４０からのデータが、データバス５０
を介してキューバッファ２に入力する。ラッチ回路１４
の出力を導入するＡＮＤ回路１６の一方の入力がＬレベ
ルになるので、ＡＮＤ回路１６はＬレベルになる。よっ
て、スリーステートバッファ７は信号通過禁止状態にな
る。すなわち、以後、ＪＭＰ命令コードＲＯＭ１２０の
データは、データバス５０に出力されない。

【００２９】キューバッファ２は、サイクル＃１１にお
いて、命令コードを先取りするために「ＰＣ1+6 」をア
ドレスバス４８に出力するとともにＲＯＭリード信号６
６をＨレベルにする（図２（ｆ），（ｇ）のサイクル＃
１１〜＃１３参照）。この時点では既にスリーステート
バッファ６が信号通過状態になってるので、Ｈレベルの
ＲＯＭリード信号６６に応じて、ＲＯＭ４０から、アド
レス「ＰＣ1+6 ，ＰＣ1+7 」のデータ「ｏｐ７，ｏｐ
８」がデータバス５０に出力される。キューバッファ２
は、データバス５０からデータ「ｏｐ７，ｏｐ８」を取
り込む。

【００３０】しかし、ＣＰＵ１１０から、ＪＭＰ命令の
実行完了時に分岐発生信号６８が出力される（図２
（ｋ）参照）。キューバッファ２は、分岐発生信号６８
によってクリアされる。従って、データ「ｏｐ７，ｏｐ
８」はキューバッファ２において消滅する。よって、キ
ューバッファ２内のデータ数は「０「になる。また、キ
ューバッファ２のプログラムカウンタは、次にＣＰＵ１
１０からデータを要求されたときに、アドレスデータ６
２が示す値に設定される。なお、ＣＰＵ１１０のプログ
ラムカウンタは、ＪＭＰ命令コードのオペランドが示す
値に更新される。

【００３１】以上のようにして、正しいプログラムに分
岐するためのＪＭＰ命令コードをＪＭＰ命令コードＲＯ
Ｍ１２０からデータバス５０に出力させたいときにの
み、ＪＭＰ命令コードＲＯＭ１２０からのデータを入力
とするスリーステートバッファ７が信号通過状態にな
り、スリーステートバッファ６が信号通過禁止状態にな
る。そして、ＣＰＵ１１０が正しいプログラムに分岐す
るためのＪＭＰ命令（ｊｍｐ１〜ｊｍｐ４）を実行した
ら、ＲＯＭ４０からのデータを入力とするスリーステー
トバッファ６が信号通過状態になり、スリーステートバ
ッファ７が信号通過禁止状態になる。以後、ＲＡＭに設
定された正しいプログラムが実行されるが、そのプログ
ラムの最後にある分岐命令によって、ＣＰＵ１１０を、
ＲＯＭ４０内のプログラムを実行する状態に戻す。その
とき、ＲＯＭ４０からのデータを入力とするスリーステ
ートバッファ６が信号通過状態になっているので、問題
なくＲＯＭ４０内のプログラム実行が再開される。

【００３２】次に、図３のタイミング図を参照して、Ｊ
ＭＰ命令コードＲＯＭ１２０からのＪＭＰ命令コードの
出力が完了する前にハードウェアによる割込みが発生し
た場合について説明する。レジスタ４４には、特定アド
レスデータとして「ＰＣ1+2」が設定されているとす
る。図３（ｍ）に示すように、サイクル＃１で割込み要
求が発生したとする。このとき、ＣＰＵ１１０は命令実
行中であるから、割込み要求は、その命令の実行後に受
け付けられる。従って、マイクロコンピュータにおい
て、図３におけるサイクル＃１〜＃８間で、割込み要求
が発生しなかった場合と同様の処理が行われる。すなわ
ち、図３におけるサイクル＃１〜＃８でのマイクロコン
ピュータの処理は、図２におけるサイクル＃１〜＃８で
の処理と同じである。なお、この場合のマイクロコンピ
ュータの各部分の処理を示す図３（ａ）〜（ｋ）は、そ
れぞれ、図２（ａ）〜（ｋ）に対応する。サイクル＃８
の終了時にＣＰＵ１１０のプログラムカウンタは「ＰＣ
1+2 」を示す（図３（ｄ）参照）。

【００３３】キューバッファ２は、サイクル＃２〜＃４
において、命令の先取り処理を行うためにアドレスバス
４８にアドレス「ＰＣ1+2 」を出力する（図３（ｇ）参
照）。よって、比較回路４６は、一致信号をＨレベルに
する。すると、ラッチ回路１４はセット状態になり出力
がＨレベルになるので、ＯＲ回路１５は、ＲＯＭリード
信号６６を通過させない状態になる。すなわち、ＲＯＭ
４０からデータバス５０へのデータ出力は禁止される。
同時に、ＡＮＤ回路１６がＲＯＭリード信号６６を通過
させる状態になる。従って、ＨレベルのＲＯＭリード信
号６６に応じてデータｊｍｐ１，ｊｍｐ２がＪＭＰ命令
コードＲＯＭ１２０からデータバス５０に出力される。
キューバッファ２は、データバス５０からデータｊｍｐ
１，ｊｍｐ２を取り込む（図３（ｅ）のサイクル＃３，
＃４参照）。キューバッファ２内のデータ数は「２」に
なるので、キューバッファ２は、命令の先取り処理を中
断する。よって、サイクル＃８において、キューバッフ
ァ２には、ＪＭＰ命令コードの一部であるデータｊｍｐ
１，ｊｍｐ２が格納されている。また、この時点で、ラ
ッチ回路１４はセット状態である。

【００３４】割込み要求が既に発生していたので、一命
令の実行が完了したサイクル＃８の終了時において、Ｃ
ＰＵ１１０は割込みによる分岐を開始する。この分岐を
実行するために数サイクルの時間がかかるが、この分岐
における最後のサイクルで、ＣＰＵ１１０は、分岐発生
信号６８をＨレベルにする。（図３（ｋ）参照）。分岐
発生信号６８は、ＯＲ回路１３を介してラッチ回路１４
をリセット状態にする。従って、ＯＲ回路１５は、ＲＯ
Ｍリード信号６６を通過させる状態になる。すなわち、
ＲＯＭ４０からデータバス５０へのデータ出力が可能な
状態になる。同時に、ＡＮＤ回路１６がＲＯＭリード信
号６６を通過させない状態になる。また、分岐発生信号
６８によって、キューバッファ２はクリアされる。

【００３５】割込み分岐後に実行される割込み処理プロ
グラムは、ＲＯＭ４０に格納されている。上述した処理
によって、割込み処理プログラムの実行開始前に、ＲＯ
Ｍ４０からデータバス５０へのデータ出力が可能な状態
に戻される。また、キューバッファ２はクリアされてい
るので、ＣＰＵ１１０が割込み処理プログラムの先頭ア
ドレスのデータをキューバッファ２に要求すると、キュ
ーバッファ２は、プログラムカウンタを処理プログラム
の先頭アドレスに設定する。

【００３６】仮に、ラッチ回路１４を分岐発生信号６８
によってリセット状態にする上述した処理が行われない
とすると、ＲＯＭ４０からデータバス５０へのデータ出
力が禁止されＪＭＰ命令コードＲＯＭ１２０からデータ
バス５０へのデータ出力が許可された状態のままであ
る。その場合には、ＪＭＰ命令コードＲＯＭ１２０が出
力することになる命令ｊｍｐ３，ｊｍｐ４が、割込み分
岐後の割込み処理プログラムの先頭でキューバッファ２
を介してＣＰＵ１１０に読み込まれることになり、割込
み処理プログラムを正常に実行することができない。し
かし、この実施の形態１においては、そのようなことは
ない。

【００３７】割込み処理プログラムが終了すると、ＣＰ
Ｕ１１０のプログラムカウンタは元の状態に戻される。
すなわち、「ＰＣ1+2 」になる。よって、ＣＰＵ１１０
はアドレスデータ６２として「ＰＣ1+2 」を要求する。
割込み処理プログラムの終了時には一般に分岐命令が実
行されるので、キューバッファ２はクリアされている。
よって、アドレス「ＰＣ1+2 」の要求に応じて、キュー
バッファ２は、プログラムカウンタを「ＰＣ1+2 」に設
定し、アドレスバスに「ＰＣ1+2 」を出力する。する
と、比較回路４６がＨレベルの一致信号を出力するの
で、再度、ＪＭＰ命令コードＲＯＭ１２０からデータバ
ス５０にＪＭＰ命令コードが出力される。よって、正し
いプログラムを実行するための処理が行われる。

【００３８】以上のように、この実施の形態１によれ
ば、命令の先取り処理を行うキューバッファ２を有する
マイクロコンピュータにおいて、キューバッファ２がＪ
ＭＰ命令コードＲＯＭ１２０からＪＭＰ命令コードを読
み出しているときに割込みが発生しても、処理上何等の
矛盾も生じない。すなわち、そのような場合には、ＪＭ
Ｐ命令コードＲＯＭ１２０からのＪＭＰ命令コードの読
み出しが中断され、割込み処理プログラムの先頭アドレ
スの命令コードから順次命令コードがＲＯＭ４０からキ
ューバッファ２に供給される。

【００３９】なお、ＣＰＵ１１０がプログラム中の分岐
命令を実行しているときにキューバッファ２がアドレス
バス４８に「ＰＣ1+2 」を出力することがあり得る。そ
の場合、比較回路４６がＨレベルの一致信号を出力して
ラッチ回路１４がセット状態にされるので、ＲＯＭ４０
からデータバス５０へのデータ出力が禁止される。その
ままでは、ＲＯＭ４０からデータバス５０へのデータ出
力禁止状態が継続するので、分岐命令による飛び先のプ
ログラムが実行できない。しかし、この実施の形態１に
よれば、分岐命令の実行完了時に分岐発生信号６８によ
ってラッチ回路１４がリセットされるので、分岐命令に
よる飛び先のプログラムが実行できなくなるといった事
態は生じない。

【００４０】実施の形態２．図４はこの発明の実施の形
態２によるマイクロコンピュータの構成を示すブロック
図である。図において、１２２は図１におけるＪＭＰ命
令コードＲＯＭ１２０に代えて設けられたソフトウェア
割込み命令コードＲＯＭ（第２のＲＯＭ）である。その
他の構成要素は、図１に示された構成要素と同じもので
ある。

【００４１】次に動作について説明する。ソフトウェア
割込み命令コードＲＯＭ１２２には、特定番地に分岐す
る命令であるソフトウェア割込み命令があらかじめ固定
されている。ソフトウェア割込み命令は、複数バイトで
構成されているとする。比較回路４６がＨレベルの一致
信号を出力すると、実施の形態１の場合と同様に、ＲＯ
Ｍ４０からデータバス５０へのデータ出力が禁止される
とともに、ソフトウェア割込み命令コードＲＯＭ１２２
からデータバス５０へのデータ出力が許可される。従っ
て、ＲＯＭリード信号６６がＨレベルになると、ソフト
ウェア割込み命令コードが、ソフトウェア割込み命令コ
ードＲＯＭ１２２からデータバス５０に出力される。ソ
フトウェア割込み命令コードの出力が完了すると、制御
回路８は、ＪＭＰ命令コード終了信号７０をＨレベルに
する。その他の動作は、実施の形態１における動作と同
じである。

【００４２】よって、この実施の形態２では、ＣＰＵ１
１０はＪＭＰ命令コードＲＯＭ１２０に格納されたＪＭ
Ｐ命令を実行する代わりにソフトウェア割込み命令を実
行するが、実施の形態１の場合と同様の効果を生じさせ
る。すなわち、正しいプログラムに分岐するためのソフ
トウェア割込み命令コードをソフトウェア割込み命令コ
ードＲＯＭ１２２からデータバス５０に出力させたいと
きにのみ、ソフトウェア割込みコードＲＯＭ１２２から
のデータを入力とするスリーステートバッファ７が信号
通過状態になり、スリーステートバッファ６が信号通過
禁止状態になる。そして、ＣＰＵ１１０が正しいプログ
ラムに分岐するためのソフトウェア割込み命令を実行し
たら、ＲＯＭ４０からのデータを入力とするスリーステ
ートバッファ６が信号通過状態になり、スリーステート
バッファ７が信号通過禁止状態になる。

【００４３】また、キューバッファ２がソフトウェア割
込み命令コードＲＯＭ１２２からソフトウェア割込み命
令コードを読み出しているときに割込みが発生しても、
処理上何等の矛盾も生じない。すなわち、そのような場
合には、ソフトウェア割込み命令コードＲＯＭ１２２か
らのソフトウェア割込み命令コードの読み出しが中断さ
れ、割込み処理プログラムの先頭アドレスの命令コード
から順次命令コードがＲＯＭ４０からキューバッファ２
に供給される。

【００４４】実施の形態３．図５はこの発明の実施の形
態３によるマイクロコンピュータの構成を示すブロック
図である。ここでも、シングルチップマイクロコンピュ
ータを例にする。図において、１８はＣＰＵ１１０への
データの入力元としてキューバッファ２とＪＭＰ命令コ
ードＲＯＭ１２０とのうちのいずれかを選択するスイッ
チ回路、６１はＲＯＭリード信号６６がＨレベルになる
と信号通過状態になりＲＯＭ４０から出力されたデータ
をデータバス５０に通過させるスリーステートバッファ
である。その他の構成要素は、図１に示された構成要素
と同じものである。この場合には、比較回路４６には、
レジスタ４４の出力とＣＰＵ１１０が出力するアドレス
データ６２とが入力される。また、ラッチ回路１４は、
ＪＭＰ命令コード終了信号７０のみによってリセット状
態にされる。ラッチ回路１４の出力は、スリーステート
バッファ７および制御回路８に直接入力する。そして、
スイッチ回路１８は、ラッチ回路１４の出力がＬレベル
のときにキューバッファ２の出力がＣＰＵ１１０に供給
されるように切り換えられる。

【００４５】図６は実施の形態３によるマイクロコンピ
ュータの動作を説明するためのタイミング図である。こ
の場合のマイクロコンピュータの各部分の処理を示す図
６（ａ）〜（ｋ）は、それぞれ、図２（ａ）〜（ｋ）に
対応する。ただし、図６（ｃ）の括弧内は、キューバッ
ファ２からＣＰＵ１１０に入力されたデータまたはＪＭ
Ｐ命令コードＲＯＭ１２０からＣＰＵ１１０に入力され
たデータを示す。

【００４６】次に動作について説明する。レジスタ４４
には、「ＰＣ1+2 」が設定されているとする。図６に示
すサイクル＃１に入る前では、キューバッファ２は初期
状態であったとする。また、ラッチ回路１４の出力はＬ
レベルであって、ＣＰＵ１１０は、キューバッファ２か
らのデータが入力する状態にあるとする。そして、ＣＰ
Ｕ１１０は、キューバッファ２に対してアドレス「ＰＣ
1 」のデータを要求したとする（図６（ｄ）のサイクル
＃１参照）。すると、キューバッファ２は「ＰＣ1 」を
アドレスバス４８に出力するとともに、ＲＯＭリード信
号６６を有意なレベルであるＨレベルにする。ラッチ回
路１４の出力はＬレベルであるから、スリーステートバ
ッファ７は信号通過禁止状態である。アドレスデコーダ
４は、アドレスバス４８上の「ＰＣ1」をデコードし
て、該当番地に格納されている命令コードをＲＯＭ４０
に出力させる。スリーステートバッファ６１はＨレベル
のＲＯＭリード信号６６によって信号通過状態となるの
で、命令コードはデータバス５０に出力される。キュー
バッファ２は、データバス５０から命令コードを入力す
る。命令コードは２バイト単位で読み出されるので、Ｒ
ＯＭ４０は２バイトのデータｏｐ１，ｏｐ２を出力し、
キューバッファ２は、データｏｐ１，ｏｐ２を入力する
（図６（ｅ）のサイクル＃１，＃２参照）。すなわち、
キューバッファ２内のデータ数は「２」になる（図６
（ｂ）のサイクル＃１，＃２参照）。

【００４７】ＣＰＵ１１０からアドレス「ＰＣ1 」のデ
ータの要求があったので、キューバッファ２は、データ
ｏｐ１をＣＰＵ１１０に対して出力する。よって、キュ
ーバッファ２内のデータ数は「１」になる（図６（ｂ）
のサイクル＃２参照）。データ数が「１」になったの
で、キューバッファ２は、命令の先取り処理を実行す
る。すなわち、「ＰＣ1+2 」をアドレスバス４８に出力
するとともに、ＲＯＭリード信号６６をＨレベルにす
る。一方、データｏｐ１が１つの命令コードのオペコー
ドであることをＣＰＵ１１０が認識すると（図６（ｃ）
のサイクル＃２参照）、キューバッファ２による命令の
先取り処理の間、ＣＰＵ１１０は、オペランドが格納さ
れているアドレス「ＰＣ1+1 」のデータをキューバッフ
ァ２に要求する（図６（ｄ）のサイクル＃２〜＃４参
照）。キューバッファ２は、その要求に応じて、保持し
ているデータｏｐ２をＣＰＵ１１０に出力する。よっ
て、キューバッファ２内のデータ数は「０」になる（図
６（ｂ）のサイクル＃３参照）。ＣＰＵ１１０は、サイ
クル＃５〜＃８において、データｏｐ１，ｏｐ２からな
る命令に応じた処理を行う。

【００４８】キューバッファ２が「ＰＣ1+2 」をアドレ
スバス４８に出力するとともにＲＯＭリード信号をＨレ
ベルにしたので、該当番地のデータｏｐ３，ｏｐ４がＲ
ＯＭ４０からデータバス５０に出力される。キューバッ
ファ２は、データバス５０からデータｏｐ３，ｏｐ４を
入力する（図６（ｅ）のサイクル＃３，＃４参照）。よ
って、キューバッファ２内のデータ数は「２」になる
（図６（ｂ）のサイクル＃４参照）。データ数は「２」
になったので、キューバッファ２は、命令先取り処理を
中断する。なお、レジスタ４４には「ＰＣ1+2 」が設定
されているが、比較回路４６はアドレスバス４８を導入
していないので、この時点で、一致信号はＨレベルにな
らない。

【００４９】ＣＰＵ１１０は、データｏｐ１，ｏｐ２で
構成される命令コードの処理が終了すると、キューバッ
ファ２に、アドレス「ＰＣ1+1 」の次のアドレス「ＰＣ
1+2」の命令コードを要求する（図６（ｄ）のサイクル
＃８，＃９参照）。すると、比較回路４６の一方の入力
にも「ＰＣ1+2 」が供給されるので、比較回路４６は、
Ｈレベルの一致信号を出力する（図６（ｈ）参照）。従
って、ラッチ回路１４がセットされる（図６（ｊ）のサ
イクル＃９参照）。ラッチ回路１４の出力がＨレベルに
なるので、スリーステートバッファ７は信号通過状態に
なる。同時に、スイッチ回路１８が、ＣＰＵ１１０とス
リーステートバッファ７とを接続するように切り換えら
れる。

【００５０】制御回路８は、ラッチ回路１４の出力がＨ
レベルになると起動し、ＪＭＰ命令コードＲＯＭ１２０
から、ＪＭＰ命令を順序立てて出力させる。ＪＭＰ命令
コードＲＯＭ１２０から、まず、命令コードの最初の１
バイトであるデータｊｍｐ１が出力される。データｊｍ
ｐ１は、スリーステートバッファ７およびスイッチ回路
１８を介してＣＰＵ１１０に入力する（図６（ｃ）のサ
イクル＃９参照）。

【００５１】一方、キューバッファ２は、ＣＰＵ１１０
からアドレス「ＰＣ1+2 」の命令コードを要求されたの
で、保持しているデータｏｐ３をＣＰＵ１１０側に出力
する。しかし、スイッチ回路１８はＣＰＵ１１０とキュ
ーバッファ２とを切り離しているので、このデータｏｐ
３はＣＰＵ１１０には渡らない。キューバッファ２が１
バイトのデータをＣＰＵ１１０側に出力したので、キュ
ーバッファ２内のデータ数は「１」になる（図６（ｂ）
のサイクル＃９参照）。従って、キューバッファ２は、
命令の先取り処理を再開する。よって、アドレス「ＰＣ
1+4 ，ＰＣ1+5」にあるデータｏｐ５，ｏｐ６がＲＯＭ
４０からデータバス５０を介してキューバッファ２に入
力する（図６（ｇ）のサイクル＃９〜＃１１および図６
（ｅ）のサイクル＃１０，＃１１参照）。この結果、キ
ューバッファ２内のデータ数は「３」になる（図６
（ｂ）のサイクル＃１０参照）。

【００５２】ＣＰＵ１１０は、データｊｍｐ１がＪＭＰ
命令のオペコードであったことを知り、ＪＭＰ命令のオ
ペランドを得るために、キューバッファ２に「ＰＣ1+3
」のデータを要求する（図６（ｄ）のサイクル＃９〜
＃１１）。キューバッファ２は、その要求に応じて保持
しているデータｏｐ４，ｏｐ５をＣＰＵ１１０側に出力
する。スイッチ回路１８はＣＰＵ１１０とキューバッフ
ァ２とを切り離しているので、データｏｐ４，ｏｐ５は
ＣＰＵ１１０には渡らない。しかし、キューバッファ２
内のデータ数は「１」になる（図６（ｂ）のサイクル＃
１１参照）。ＣＰＵ１１０は、ＪＭＰ命令コードの残り
の１バイトを要求するために、アドレスデータ６２とし
て「ＰＣ1+5 」を出力する。キューバッファ２は、この
要求に応じて、保持しているデータｏｐ６をＣＰＵ１１
０に転送する。スイッチ回路１８はＣＰＵ１１０とキュ
ーバッファ２とを切り離しているので、データｏｐ６は
ＣＰＵ１１０には渡らない。しかし、キューバッファ２
内のデータ数は「０」になる（図６（ｂ）のサイクル＃
１２参照）。

【００５３】この間、ＣＰＵ１１０には、スリーステー
トバッファ７およびスイッチ回路１８を介してデータｊ
ｍｐ２〜ｊｍｐ４が入力される。よって、ＣＰＵ１１０
のプログラムカウンタの値は、ＪＭＰ命令のオペランド
による値になる。また、ＣＰＵ１１０は、分岐発生信号
６８を出力する（図６（ｋ）参照）。制御回路８は、Ｊ
ＭＰ命令コードがＪＭＰ命令コードＲＯＭ１２０から出
力され終わった時点で、ＪＭＰ命令コード終了信号７０
をＨレベルに立ち上げる（図６（ｉ）参照）。ラッチ回
路１４は、ＪＭＰ命令コード終了信号７０の立ち上がり
によってリセット状態にされる。すなわち、その出力は
Ｌレベルになる（図６（ｊ）のサイクル＃１４参照）。
従って、スリーステートバッファ７は信号通過禁止状態
になる。同時に、スイッチ回路１８は、ＪＭＰ命令コー
ドＲＯＭ１２０をＣＰＵ１１０から切り離し、キューバ
ッファ２をＣＰＵ１１０に接続する。

【００５４】キューバッファ２は、サイクル＃１１にお
いて、命令コードを先取りするために「ＰＣ1+6 」をア
ドレスバス４８に出力するとともにＲＯＭリード信号６
６をＨレベルにする（図６（ｆ），（ｇ）のサイクル＃
１１〜＃１３参照）。ＨレベルのＲＯＭリード信号６６
に応じて、ＲＯＭ４０から、アドレス「ＰＣ1+6 ，ＰＣ
1+7 」のデータ「ｏｐ，ｏｐ８」がデータバス５０に出
力される。キューバッファ２は、データバス５０からデ
ータ「ｏｐ７，ｏｐ８」を取り込む。しかし、キューバ
ッファ２は分岐発生信号６８によってクリアされるの
で、マイクロコンピュータは、実施の形態１の場合と同
様に、ＪＭＰ命令による飛び先にあるプログラムを実行
する状態になる。

【００５５】次に、図７のタイミング図を参照して、Ｊ
ＭＰ命令コードＲＯＭ１２０からのＪＭＰ命令コードの
出力が完了する前に割込みが発生した場合について説明
する。レジスタ４４には、特定アドレスデータとして
「ＰＣ1+2 」が設定されているとする。図７（ｍ）に示
すように、サイクル＃１で割込み要求が発生したとす
る。このとき、ＣＰＵ１１０は命令実行中であるから、
割込み要求は、その命令の実行後に受け付けられる。従
って、マイクロコンピュータにおいて、図７におけるサ
イクル＃１〜＃８間で、割込み要求が発生しなかった場
合と同様の処理が行われる。すなわち、図７におけるサ
イクル＃１〜＃８でのマイクロコンピュータの処理は、
図６におけるサイクル＃１〜＃８での処理と同じであ
る。なお、この場合のマイクロコンピュータの各部分の
処理を示す図７（ａ）〜（ｋ）は、それぞれ、図６
（ａ）〜（ｋ）に対応する。図６に示す場合と同様に、
サイクル＃８の終了時にＣＰＵ１１０のプログラムカウ
ンタは「ＰＣ1+2 」を示す（図７（ｄ）参照）。

【００５６】割込み要求が既に発生していたので、一命
令の実行が完了したサイクル＃８の終了時において、Ｃ
ＰＵ１１０は割込み要求による分岐を開始する。プログ
ラムカウンタの値である「ＰＣ1+2 」は退避され、割込
み処理プログラムの先頭番地の値がプログラムカウンタ
に設定される。従って、実際には、アドレスデータ６２
として「ＰＣ1+2 」は出力されない。また、分岐発生信
号６８によって、キューバッファ２はクリアされる。割
込み処理プログラムは、ＲＯＭ４０に格納されている。
以後、キューバッファ２は、ＣＰＵ１１０から要求され
た割込み処理プログラムにおける命令コードをＲＯＭ４
０から入力し、ＣＰＵ１１０に転送する。

【００５７】この実施の形態３では、ＣＰＵ１１０から
のアドレスデータ６２が比較回路４６に直接入力されて
いるので、アドレス「ＰＣ1+2 」の直前の番地にある命
令を実行しているときに割込みが発生しても、比較回路
４６からの一致信号はＨレベルにならない。よって、ラ
ッチ回路１４の出力Ｈレベルにならない。従って、ＣＰ
Ｕ１１０がＪＭＰ命令コードＲＯＭ１２０に接続される
状態にならないので、ＲＯＭ４０内の割込み処理プログ
ラムは問題なくＣＰＵ１１０において実行される。

【００５８】割込み処理プログラムが終了すると、ＣＰ
Ｕ１１０のプログラムカウンタは元の状態に戻される。
すなわち、「ＰＣ1+2 」になる。よって、ＣＰＵ１１０
はアドレスデータ６２として「ＰＣ1+2 」を出力する。
すると、比較回路４６がＨレベルの一致信号を出力する
ので、ＪＭＰ命令コードＲＯＭ１２０からＣＰＵ１１０
にＪＭＰ命令コードが出力される処理が開始される。

【００５９】以上のように、この実施の形態３によれ
ば、命令の先取り処理を行うキューバッファ２を有する
マイクロコンピュータにおいて、ＪＭＰ命令コードＲＯ
Ｍ１２０からＪＭＰ命令コードが読み出される際に割込
みが発生しても、処理上何等の矛盾も生じない。すなわ
ち、そのような場合には、ＪＭＰ命令コードＲＯＭ１２
０からのＪＭＰ命令コードの読み出しが待たされ、割込
み処理プログラムの先頭アドレスの命令コードから順次
命令コードがＲＯＭ４０からキューバッファ２に供給さ
れる。

【００６０】上記の各実施の形態では、ＪＭＰ命令コー
ドＲＯＭ１２０またはソフトウェア割込み命令コードＲ
ＯＭ１２２に分岐命令のみが格納されている場合につい
て説明したが、必要に応じて他の命令も併せて格納する
ようにしてもよい。また、レジスタ４４を複数のアドレ
ス情報が格納できるようにし、複数のＪＭＰ命令コード
ＲＯＭ１２０またはソフトウェア割込み命令コードＲＯ
Ｍ１２２を設けてもよい。なお、レジスタ４４のビット
長は必ずしもアドレスバス４８のビット長に一致してい
る必要はない。ＲＯＭの全アドレス空間をアドレスバス
４８のビット長よりも短いビット長でアクセスできる場
合には、レジスタ４４のビット長はアドレスバス４８の
ビット長よりも短くてよい。

【００６１】上記の各実施の形態ではＲＯＭ４０が内蔵
されたマイクロコンピュータを例にしたが、ＲＯＭ４０
が外付けされるマイクロコンピュータであっても同様の
効果を奏する。また、レジスタ４４に不具合プログラム
の先頭番地を設定するとともにＲＡＭ内の特定領域に正
しいプログラムを書き込むためのＥＥＰＲＯＭは、マイ
クロコンピュータに内蔵されていてもよい。

【００６２】

【発明の効果】以上のように、請求項１記載の発明によ
れば、マイクロコンピュータを、分岐発生信号または命
令コード終了信号を入力して第１のＲＯＭからのデータ
出力を許可するとともに第２のＲＯＭからのデータ出力
を禁止するＲＯＭ出力切換部を備えるように構成したの
で、キューバッファを有する場合であっても、内蔵する
ＲＯＭ内のプログラムの不具合を解消する機構を確実に
動作させることができる効果がある。

【００６３】請求項２記載の発明によれば、マイクロコ
ンピュータを、アドレス情報格納部に格納されているア
ドレス情報とアドレスバス上のアドレスデータとを比較
する比較回路からの一致信号でセット状態になり分岐発
生信号または命令コード終了信号によってリセット状態
になるラッチ回路とを含むように構成したので、一致信
号、分岐発生信号および命令コード終了信号で制御され
るラッチ回路の出力によって第１のＲＯＭおよび第２の
ＰＯＭのデータ出力状態が制御され、キューバッファを
有する場合であっても、内蔵するＲＯＭ内のプログラム
の不具合を解消する機構を確実に動作させることができ
る効果がある。

【００６４】請求項３記載の発明によれば、マイクロコ
ンピュータを、ラッチ回路のリセット状態の出力によっ
て第１のＲＯＭのデータ出力状態を制御する論理回路
と、ラッチ回路のセット状態の出力によって第２のＲＯ
Ｍのデータ出力状態を制御する論理回路とをさらに含む
ように構成したので、一致信号、分岐発生信号および命
令コード終了信号が反映された第２の論理回路および第
４の論理回路によって第１のＲＯＭと第２のＲＯＭのデ
ータ出力状態が制御され、キューバッファを有する場合
であっても、内蔵するＲＯＭ内のプログラムの不具合を
解消する機構を確実に動作させることができる効果があ
る。

【００６５】請求項４記載の発明によれば、マイクロコ
ンピュータを、アドレス情報格納部に格納されているア
ドレス情報とＣＰＵのプログラムカウンタ値とが一致し
たことを示す一致信号を比較回路が出力するとセット状
態になり、第２のＲＯＭが命令を出力したことを示す命
令コード終了信号によってリセット状態になるラッチ回
路と、ラッチ回路がセット状態であるときにキューバッ
ファからＣＰＵへの命令の入力を禁止するとともに第２
のＲＯＭからＣＰＵへの命令の入力を許可するスイッチ
回路とを備えるように構成したので、第２のＲＯＭから
データが読み出される際に割込み等が発生しても、処理
に矛盾が生ずることはなく、キューバッファを有する場
合であっても、内蔵するＲＯＭ内のプログラムの不具合
を解消する機構を確実に動作させることができる効果が
ある。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるマイクロコン
ピュータの構成を示すブロック図である。

【図２】実施の形態１によるマイクロコンピュータの
動作を説明するためのタイミング図である。

【図３】実施の形態１によるマイクロコンピュータの
他の動作を説明するためのタイミング図である。

【図４】この発明の実施の形態２によるマイクロコン
ピュータの構成を示すブロック図である。

【図５】この発明の実施の形態３によるマイクロコン
ピュータの構成を示すブロック図である。

【図６】実施の形態３によるマイクロコンピュータの
動作を説明するためのタイミング図である。

【図７】実施の形態３によるマイクロコンピュータの
他の動作を説明するためのタイミング図である。

【図８】従来のシングルチップマイクロコンピュータ
の構成を示すブロック図である。

【図９】ＲＯＭ内のプログラムにおいて不具合が発見
された状況に対処するための手法を説明するための図で
ある。

【符号の説明】

２キューバッファ、６スリーステートバッファ（Ｒ
ＯＭ出力切換部、第２の論理回路）、７スリーステー
トバッファ（ＲＯＭ出力切換部、第４の論理回路）、１
４ラッチ回路（ＲＯＭ出力切換部）、１５論理和回
路（ＲＯＭ出力切換部、第１の論理回路）、１６論理
積回路（ＲＯＭ出力切換部、第３の論理回路）、１８
スイッチ回路、４０ＲＯＭ（第１のＲＯＭ）、４４
レジスタ（アドレス情報格納部）、４６比較回路（Ｒ
ＯＭ出力切換部）、１２０ＪＭＰ命令コードＲＯＭ
（第２のＲＯＭ）、１２２ソフトウェア割込み命令コ
ードＲＯＭ（第２のＲＯＭ）。

Claims

【特許請求の範囲】

【請求項１】第１のＲＯＭに固定されたプログラムの
各命令をＣＰＵの実行に先立って先取りするとともに前
記ＣＰＵが分岐命令を実行したことを示す分岐発生信号
によってクリアされるキューバッファと、前記第１のＲ
ＯＭのアドレス空間以外のアドレス空間に分岐する命令
を固定した第２のＲＯＭと、アドレス情報を格納するア
ドレス情報格納部とを備えたマイクロコンピュータにお
いて、前記アドレス情報格納部に格納されているアドレ
ス情報と前記キューバッファのプログラムカウンタ値と
を比較してそれらが一致したときに前記第２のＲＯＭか
らのデータ出力を許可するとともに前記第１のＲＯＭか
らのデータ出力を禁止し、前記分岐発生信号または前記
第２のＲＯＭが命令を出力したことを示す命令コード終
了信号を入力して前記第１のＲＯＭからのデータ出力を
許可するとともに前記第２のＲＯＭからのデータ出力を
禁止するＲＯＭ出力切換部を備えたことを特徴とするマ
イクロコンピュータ。
【請求項２】ＲＯＭ出力切換部は、アドレス情報格納
部に格納されているアドレス情報とアドレスバス上のア
ドレスデータとを比較する比較回路と、前記比較回路か
らの一致信号でセット状態になり、分岐発生信号または
命令コード終了信号によってリセット状態になるラッチ
回路とを備えたことを特徴とする請求項１記載のマイク
ロコンピュータ。
【請求項３】ＲＯＭ出力切換部は、ラッチ回路がリセ
ット状態になるとキューバッファからのＲＯＭリード信
号を通過させる第１の論理回路と、第１のＲＯＭの出力
を入力し前記第１の論理回路の出力によって入力信号の
通過状態が制御される第２の論理回路と、前記ラッチ回
路がセット状態になると前記キューバッファからのＲＯ
Ｍリード信号を通過させる第３の論理回路と、第２のＲ
ＯＭの出力を入力し前記第３の論理回路の出力によって
入力信号の通過状態が制御される第４の論理回路とをさ
らに備えたことを特徴とする請求項２記載のマイクロコ
ンピュータ。
【請求項４】第１のＲＯＭに固定されたプログラムの
各命令をＣＰＵの実行に先立って先取りするとともに前
記ＣＰＵが分岐命令を実行したことを示す分岐発生信号
によってクリアされるキューバッファと、前記第１のＲ
ＯＭのアドレス空間以外のアドレス空間に分岐する命令
を固定した第２のＲＯＭと、アドレス情報を格納するア
ドレス情報格納部と、前記アドレス情報格納部に格納さ
れているアドレス情報とＣＰＵのプログラムカウンタ値
とを比較する比較回路とを備えたマイクロコンピュータ
において、前記比較回路が前記アドレス情報と前記ＣＰ
Ｕのプログラムカウンタ値との一致を示す一致信号を出
力するとセット状態になり、第２のＲＯＭが命令を出力
したことを示す命令コード終了信号によってリセット状
態になるラッチ回路と、前記ラッチ回路がセット状態で
あるときに前記キューバッファから前記ＣＰＵへの命令
の入力を禁止するとともに前記第２のＲＯＭから前記Ｃ
ＰＵへの命令の入力を許可するスイッチ回路とを備えた
ことを特徴とするマイクロコンピュータ。