JPH0237600A - 読取り専用記憶装置の試験方法とその方法を実行するデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、集積回路中の読取り専用記憶装置の内容の試
験方法であって、該集積回路は読取り専用記憶装置の内
容により・制御されるプロセッサを具え、かつ演算ユニ
ットと蓄積レジスタを具え、該プロセンサは集積回路の
外部接続線に接続されており、かつ集積回路中の読取り
専用記憶装置の内容が、外部的に供給された試験データ
と比較される試験モードにスイッチ可能であり、不一致
の場合にエラーメッセージが発生されるものに関連して
いる。本発明はまたこの方法を実行するデバイスにも関
連している。

（背景技術） この種の方法ならびにそれに適当なデバイスは米国特許
明細書第４　、７７７−、５８６号から既知である。

読取り専用記憶装置に蓄積されたプログラムはしばしば
実質的な支出を伴って顧客により（多分マイクロコント
ローラーの製造業者の援助による）自己開発されており
、従ってこのプログラムは実質的な価値を表している。

第３者がそのようなマイクロコントローラーを捕捉でき
ず、かつ上記の第３者がプログラムの開発の支出を節約
しようとしてマイクロコントローラーを作成するかある
いはプログラムするよう読取り専用記憶装置の内容を読
み取ることができないために、読取り専用記憶装置の内
容の試験はこれらの内容が外部から直接検出可能でない
ようにできなければならない。

米国特許明細書第４　、７７７　、５８５号によると、
これはクロック信号の反転に際して外部的に印加された
試験データを受信する個別の比較器に印加されるために
個別に発生されたクロック信号により読取り専用記憶装
置の内容が読み取られることが実現されている。エラー
の発生は蓄積され、かつ所定の数の試験ステップの後で
個別出力を介して環境（ｅｎｖｉｒｏｎｍｅｎｔ）に出
力される。個別カウンタが試験ステップのこの数をカウ
ントするために必要とされている。比較器は読取り専用
記憶装置から読み取られたデータの中間蓄積と試験デー
タのためのレジスタを備えている。このように、読取り
専用記憶装置の内容の試験に多数の付加要素が必要とさ
れ、その要素は集積回路上の付加的な表面積を必要とし
ている。

（発明の開示） 従って、本発明の目的は集積回路中の読取り専用記憶装
置の内容の試験が最小数の修正で、すなわち最小量のハ
ードウェアーで実行できるような方法を与えることであ
る。

これを遂行するために、本発明によると、プロセッサに
蓄積され、かつプロセッサの試験モードで活性化される
試験プログラムが備えられ、プロセッサによる上記の試
験プログラムの実行に際して読取り専用記憶装置の内容
が連続的に読取られ、かつ対応する外部的に供給された
試験データ（ｃｏｒｒｅｓｐｏｎｄｉｎｇ、　ｅｘｔｅ
ｒｎａｌｌｙ　５ｕｐｐｌｉｅｄ　ｔｅｓｔ　ｄａｔａ
）とともに毎回演算ユニットに比較のために印加され、
生起するエラーメッセージが蓄積レジスタに蓄積され、
かつプロセッサの正規動作の間にデータ接続として作用
する接続線を介して試験プログラムの終わりでのみ出力
されている。

二のように、小さい付加メモリのみが僅かばかりの命令
のみを具える必要のある試験プログラムを要求し、かつ
試験の実行の残りに対して、既に正規動作に備えられて
いるプロセッサあるいは集積回路の要素が専ら使用され
ている。その結果、付加試験プログラムメモリを除いて
、実質的にどんな修正も集積回路中の試験の実行に必要
とされていない、付加接続線、特にエラーメッセージに
対するものはいずれにしても必要とされない。

原理的に、読取り専用記憶装置の内容の正確さに関連す
る情報を得ること、あるいはエラーが起こったかどうか
の情報を得ることで十分である。

しかし多くの目的に対して、例えばたとえあるにしても
製造プロセスの補正のために、多くのエラーが読取り専
用記憶装置の内容に存在しているかどうかを知ることは
有利である。従って本発明による方法の変形において、
生起する各エラーメッセージは一次的に蓄積され、かつ
試験プログラムの終わりでエラーメッセージの数に関連
するメッセージは環境に出力される。エラーメッセージ
のこの数は付加ハードウェアーが必要とされること無し
にプロセッサのプログラムステップのみにより再び決定
され、蓄積され、そして出力されることができる。

本発明による方法を実行するデバイスは、演算ユニット
と少なくとも１つの蓄積レジスタと１つの読取り専用記
憶装置ならびに多数の外部接続線を有するマイクロプロ
セッサを具える集積回路から構成され、その少なくとも
１つが試験データを供給する試験デバイスに接続される
ものにおいて、 集積回路が試験プログラムの制御命令を蓄積する試験プ
ログラムメモリを具え、 試験モードにスイッチされた後、プロセッサが試験プロ
グラムメモリから制御命令を読み取り、かつこれらの制
御命令の制御の下で読取り専用記憶装置からデータを連
続的に読み取り、かつ供給された試験データとともにこ
れらのデータを演算ユニットに比較のために印加し、 供給されたデータの不一致を制御信号が表示する場合に
、演算ユニットは所定の所期状態に対して蓄積レジスタ
の内容を修正し、かつ試験プログラムの終わりで集積回
路の正規動作の間にデータ出力として作用する接続線に
蓄積レジスタの内容を印加すること、 特徴としている。

本発明によるデバイスの一実施例において、蓄積レジス
タの内容を増大するプロセッサは、演算ユニットからの
各制御信号に応じて１ユニットだけ２進数である。これ
は試験プログラムの適当な命令により実現できる。

本発明によりＲＯＭ内容の試験を実行するために必要と
された通常のマイクロコントローラーの修正を最小にす
るために、本発明の別の一実施例では読取り専用記憶装
置と試験プログラムメモリは試験モードおよび試験プロ
グラムの進行に依存してスイッチされるスイッチを介し
てプロセッサに接続されている。このように、プロセッ
サは実際のプログラムメモリと同様に試験プログラムメ
モリと読取り専用記憶装置により連続的に制御できる。

このスイッチは例えばメモリの出力に既に存在するバス
スイッチからなっている。

試験プログラムメモリは種々のやり方で実現できる。試
験プログラムメモリが読取り専用記憶装置であることが
好ましい。その内容は集積回路の製造中にプログラムの
読取り専用記憶装置の内容と同様に規定され、かつ悪（
（ａｂｕｓｉｖｅｌｙ）修正できない。

試験プログラムメモリの内容がエラーを含み、従って読
取り専用記憶装置の内容のエラーはたとえ実際に正しく
てもプログラムに対して見掛は上のものになることがで
き、それ故マイクロコントローラーは有効になろう。と
言うのは、試験プログラムは正規の動作の間には使用さ
れないからである。従って、試験プログラムメモリの内
容は集積回路の外側からアクセス可能であることが好ま
しい。このように、まず試験プログラムメモリの内容が
試験され、それは修正回路の外側での比較により通常行
われることができる。と言うのは、試験プログラムメモ
リの内容は第３者にとって何の意味も無いからである。

試験プログラムが正しい場合にのみプログラムの読取り
専用記憶装置の実際の試験が実行でき、従ってその時起
こるエラーメッセージはとにかくプログラムメモリの内
容のエラーに帰することができる。

本発明による実施例を図面を参照して今後詳細に説明す
る。

（実施例） 第１図はモノリシック集積回路として構成されかつ試験
デバイス２２に接続されているマイクロコントローラー
１を示している。以下の説明に重要であるマイクロコン
トローラーの要素のみが示されている。他の要素は明確
さのために省略されている。

マイクロコントローラー１の本質的部分はＣＰＵとして
規定されているプロセッサ２により形成され、これは多
数の回路を具え、以下の説明で重要な回路のみが示され
ている。まず、一般にＡＬＩＩとして規定されている演
算・論理ユニッ）１２が存在する。またレジスタ１４が
示されており、その出力はＡＬＵのデータ入力に接続さ
れ、ＡＬＩＩ２の別の入力とレジスタの入力は内部バス
３（線図的に示されている）に接続されている。Ａ　Ｌ
　Ｕ　１’２で実行された論理動作の結果が零に等しい
場合に信号を運ぶＡＬＩＩ２の制御出力１７はプログラ
ム制御されたスイッチ（示されていない）を介して別の
レジスタ１６に接続されている。

プログラムメモリ４がまた備えられ、これは正規動作の
間にマイクロコントローラーにより実行さるべきプログ
ラムを含み、かつ読取り専用記憶装置（ＲＯＭ）として
構成され、ならびに試験プログラムを含む別の読取り専
用記憶装置６が備えられている。１７０Ｍ　４の出力５
と試験プログラムメモリ６の出カフはスイッチ８を介し
て内部バス３に所望により接続することができる。メモ
リ４と６のアドレシングは別々には示されておらず、か
つ通常バス３のアドレス導線を介してプロセッサ２によ
り起こっている。試験プログラムがループおよび分岐無
しで動作する場合、試験プログうムメモリ６はまた例え
ばカウンタのような別のアドレス発生器により制御でき
る。

スイッチ８はマルチプレクサとして構成でき、あるいは
２つのメモリ４と６の出力のあとに通常接続されたバス
データスイッチにより形成され、かクマイクロコントロ
ーラー１の試験モードを制御し、そしてそれ自身が導線
１３を介してＣＰＵ　２により影響される試験制御回路
ＩＯによって導線１１を介して制御されている。そのよ
うな試験制御回路ＩＯはとにか（ＲＯＭ　４の内容の説
明された試験には無関係に集積回路１の試験に備えられ
ている。

試験の目的で、マイクロコントローラー１は既に存在す
る入／出力回路１８と２０を介して試験デバイス２２に
接続されている。入／出力回路１８と２０は出湯線用の
駆動具回路と入り導線用受信器回路を具え、それらの回
路は少なくとも部分的に制御可能であるかスイッチ可能
である。このことは特に入／出力回路１８について良く
保持され、それを介してデータ語は外部的に接続された
デバイスと交換でき、すなわちこの場合には試験デバイ
ス２２と交換できる。デバイス１８において、出データ
導線はしばしばレジスタと関連され、従ってこれらのデ
ータはプロセッサ２により短時間発生されることのみが
必要であり、かつ延長された期間、外部的に利用可能に
留とまっている。

試験を実行するために、試験デバイス２２は試験モード
を調整する信号を導線２７（これは実際には複数の導線
を具えている）を介して送信し、この信号は入／出力回
路２０と導線２１を介して試験制御回路１０に印加され
ている。その前に、試験デバイス２２ならびにマイクロ
コントローラー１はリセット信号（示されていない）に
よって初期状態にセットされている。試験制御回路１０
は導線１１を介してスイッチ８を示された位置にセット
し、かくして例えば命令レジスタ（示されていない）に
蓄積されているプロセッサ２にバス３を介して試験プロ
グラムメモリ６から第１試験構成を伝達する。

引き続いて、プロセッサ２を所望の状態にセットする別
の命令はたとえあるにせよ与えられよう。

その代わりに、あるいはそれに追加して、プロセッサ２
はまた接続線９を介して試験モードにセットされよう。

引き続いて、試験制御回路１０はスイッチ８を短時間切
り替え、かつレジスタ１４に一時的に蓄積されてＡＬＵ
１２の人力に存在するようプロセッサ２にバス３を介し
てＲＯＭ　４から第１データ語を印加する。引き続いて
、スイッチ８は示された位置にスイッチバックされ、試
験デバイス２２により出力導線２３上に発生されかつＲ
ＯＭ　ｄ中の第１修正データに対応するデータ語が入／
出力回路１８とバス３を介シて＾Ｌ［１１２の別の入力
に印加され、その後、例えば（もし存在するなら）引き
算のためのＡＬＵの調整あるいは論理比較機能により２
つのデータ語は比較される。導線１７上で一致あるいは
不一致が検出さたかどうかが単に表示される。後者の場
合、すなわちＲＯＭ　４の第１語が所定の内容に一致し
ない場合、導線１７上の対応信号はレジスタ１６に書込
まれる。

比較の後あるいはそれと同時に、１２０Ｍ　４のアドレ
スはｌだけ増大され、そしてさらに導線１３を介して試
験制御回路１０は試験ステップ終了の信号を受信する。

それに応答して、試験制御回路１０は導線１９を介して
同期信号を発生し、この同期信号は導線２３上の次の比
較値をエネーブルする試験デバイス２２に入／出力回路
２０と導線２９を介して印加される。さらに、導線１１
を介してスイッチ８は示された位置に再び切り替えられ
、そして次の試験ステップは同様に実行される。このよ
うに、ＲＯＭ　４の内容は試験デバイス２２からの対応
する比較値と連続的に比較される。複数のエラー信号が
導線１７上に発生される場合、２進数であるレジスタ１
６の内容はＣＰＵ　２による対応する制御を毎回１ステ
ツプだけ増大することができる。

最終的に最後のアドレス、すなわち最高のアドレスがＲ
ＯＭ　４で発生される場合、試験制御回路１０は試験を
終了し、かつスイッチ８をここで示されていない位置に
固定的にスイッチする。さらに、その出力がバス３に通
常接続できるレジスタ１６の内容は入／出力回路１８を
介して出力２５に出力される。この内容は例えば所与の
データビットの値がエラー進行が試験中に起こるかどう
かを表示するデータ語により通常形成される。

第１図に示されたデバイスを参照して説明された試験手
段の実行は第２図のフローチャートを参照してさらに一
般的な形で例示されよう。

ブロック３０において全アセンブリすなわちマイクロコ
ントローラーと試験デバイスは規定された初期状態にリ
セットされる。ブロック３１において試験データを連続
的にアドレスする試験デバイス２２中のカウンタは初期
位置にセットされ、そしてブロック３２においてＲＯＭ
のアドレスは初期アドレスにセットされる。さらに、ブ
ロック３３においてＡＬＵあるいはその一部分を形成す
るアキュムレーターレジスタは零にセットされる。

入／出力回路を介して、ブロック３４においてマイクロ
コントローラーに次の試験データを印加する試験デバイ
スをトリガーする信号が発生される。

フロック３５においてプロセッサによりアドレスされる
ＲＯＭ中のメモリ位置が読み取られかつプロセッサに印
加され、そしてブロック３６において試験デバイスによ
り生成された試験データが書き込まれる。ブロック３７
においてＲＯＭのアドレスは準備的に（ｉｎ　ａ　ｐｒ
ｅｐａｒａｔｏｒｙ　ｆａｓｈｉｏｎ）　１だけ増大さ
れる。

ブロック４０においてＲＯＭから読み取られたデータ（
ブロック３５）が試験デバイス２２により供給されたデ
ータ（ブロック３６）に一致するかどうかが試験される
。もしそうでないなら、ブロック４４においてエラーレ
ジスタがセットされるかあるいはエラーカウンタが増大
され、その後でこの手順がブロック４１に継続する。し
かし２つのデータが一致する場合、この手順は直ちにブ
ロック４１に進行し、ブロック４１で試験デバイス２２
からデータを要求するマイクロコントローラーの出力上
の信号はリセットされる。最後に、ブロック４２におい
て、読み取られた最終アドレスがＲＯＭの最高アドレス
であるかどうかが試験され、すなわちブロック３７のた
めに、プロセッサにより供給された次のアドレスがＲＯ
Ｍの最高アドレスより高いかどうかが試験される。もし
そうでないなら、この手順はブロック３３に戻り、再び
繰り返される。

しかしＲＯＭの最終アドレスが読み取られた場合、ブロ
ック４７においてエラーレジスタがセットされたかどう
か、あるいはエラーカウンタがその初期位置を残してい
るがどうかが試験される。もしそうでないなら、試験が
完了しかつエラーが起こらなかったことを表示するため
にデータ語が出力に説明されたように生成される。しか
しセットエラーレジスタあるいはブロック４９の増大さ
れたカウンタの場合に、ＲＯＭがエラーを含むことを表
示するために別のデータ語がマイクロコントローラーの
出力に発生される。これは試験手順を終了させる。

ブロック４７における試験の代わりに、ブロック４２の
後でエラーレジスタの内容あるいはエラーカウンタの内
容は環境に無条件に出力できる。と言うのは、その内容
はエラーが起こったかどうかを直接表示するからである
。

（要約） 一般にマイクロコントローラーは実際のプロセッサに加
えて読取り専用記憶装置として構成されているプログラ
ムメモリを具えている。その内容がマイクロコントロー
ラーの環境で利用可能になること無くプログラムメモリ
の内容の試験を可能にするために、プログラムの参照デ
ータは外部的に供給され、そしてマイクロコントローラ
ーの内部で比較が実行される。本発明によると、この試
験は試験モードで動作しかつこの試験を実行するマイク
ロコントローラー中の付加読取り専用記憶装置に蓄積さ
れることが好ましい小さい試験プログラムとして実行さ
れることが好ましい。それ故、試験プログラムのメモリ
を除いて、この試験プログラムは殆ど追加のハードウェ
アーを必要としない。

【図面の簡単な説明】

第１図は本発明によるデバイスの本質的部分の略ブロッ
ク線図を示し、 第２図は本発明による方法の可能な実行を例示するフロ
ーチャートを示している。 １・・・マイクロコントローラーあるいは集積回路２・
・・プロセッサあるいはＣＰυ ３・・・内部バス ４・・・プログラムメモリあるいはＲＯＭ５・・・出力 ６・・・読取り専用記憶装置あるいは試験プログラムメ
モリ ７・・・出力 ８・・・スイッチ ９・・・接続線 １０・・・試験制御回路 １１、１３．１９．２１．２３．２７．２９・・・導線
１２・・・演算・論理ユニシトあるいはＡＬｔ１１４、
１６・・・レジスタ １７・・・制御出力あるいは導線 １８、２０・・・入／出力回路 ２２・・・試験デバイス ２５・・・出力 ３０〜４９・・・プログラムブロック

Claims (1)

1. 【特許請求の範囲】 １、集積回路中の読取り専用記憶装置の内容の試験方法
   であって、該集積回路は読取り専用記憶装置の内容によ
   り制御されるプロセッサを具え、かつ演算ユニットと蓄
   積レジスタを具え、該プロセッサは集積回路の外部接続
   線に接続されており、かつ集積回路中の読取り専用記憶
   装置の内容が、外部的に供給された試験データと比較さ
   れる試験モードにスイッチ可能であり、不一致の場合に
   エラーメッセージが発生されるものにおいて、 プロセッサに蓄積されかつプロセッサの試 験モードで活性化される試験プログラムが備えられ、 プロセッサによる上記の試験プログラムの 実行に際して読取り専用記憶装置の内容が連続的に読み
   取られ、かつ対応する外部的に供給された試験データと
   ともに毎回演算ユニットに比較のために印加され、生起
   するエラーメッセージが蓄積レジスタに蓄積され、かつ
   プロセッサの正規動作の間にデータ接続として作用する
   接続線を介して試験プログラムの終わりでのみ出力され
   ること、 を特徴とする方法。 ２、生起するエラーメッセージが一次的に蓄積され、か
   つ 試験プログラムの終わりにおいてエラーメ ッセージの数に関連するメッセージが環境に出力される
   こと、 を特徴とする請求項１記載の方法。 ３、演算ユニットと少なくとも１つの蓄積レジスタと１
   つの読取り専用記憶装置ならびに多数の外部接続線を有
   するマイクロプロセッサを具える集積回路から構成され
   る請求項１あるいは２に記載の方法を実行するデバイス
   であって、その少なくとも１つが試験データを供給する
   試験デバイスに接続されるものにおいて、 集積回路（１）が試験プログラムの制御命令を蓄積する
   試験プログラムメモリ（６）を具え、試験モードにスイ
   ッチされた後、プロセッ サ（２）が試験プログラムメモリ（６）から制御命令を
   読み取り、かつこれらの制御命令の制御の下で読取り専
   用記憶装置（４）からデータを連続的に読み取り、かつ
   供給された試験データとともにこれらのデータを演算ユ
   ニット（１２）に比較のために印加し、 供給されたデータの不一致を制御信号が表 示する場合に、演算ユニット（１２）は所定の初期状態
   に対して蓄積レジスタ（１６）の内容を修正し、かつ試
   験プログラムの終わりで修正回路（１）の正規動作の間
   にデータ出力として作用する接続線に蓄積レジスタ（１
   ６）の内容を印加すること、を特徴とするデバイス。 ４、演算ユニット（１２）の各制御信号に対して、蓄積
   レジスタ（１６）の内容を増大するプロセッサ（２）の
   生起が１ユニットだけ２進数であることを特徴とする請
   求項３記載のデバイス。 ５、読取り専用記憶装置（４）と試験プログラムメモリ
   （６）が、試験モードおよび試験の進行に依存してスイ
   ッチされるスイッチ（８）を介してプロセッサ（２）に
   接続されることを特徴とする請求項３あるいは４に記載
   のデバイス。 ６、試験プログラムメモリ（６）が読取り専用記憶装置
   であることを特徴とする請求項３から５のいずれか１つ
   に記載のデバイス。 ７、試験プログラムメモリ（６）の内容が集積回路（１
   ）の外部からアクセス可能であることを特徴とする請求
   項３から６のいずれか１つに記載のデバイス。