JPH07325711A - Ｒｏｍプログラム変更装置 - Google Patents
Ｒｏｍプログラム変更装置Info
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- JPH07325711A JPH07325711A JP6118250A JP11825094A JPH07325711A JP H07325711 A JPH07325711 A JP H07325711A JP 6118250 A JP6118250 A JP 6118250A JP 11825094 A JP11825094 A JP 11825094A JP H07325711 A JPH07325711 A JP H07325711A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Abstract
(57)【要約】
【目的】 ＲＯＭプログラム中にバグが生じた場合に、
このバグの箇所を変更してＣＰＵにプログラムを正常に
実行させるようにしたものである。 【構成】 変更アドレスレジスタ６ａ、６ｂ、６ｃにそ
れぞれＲＯＭ２のバグ箇所のアドレス（変更アドレス）
を格納し、一致回路にてアドレスバス４上のアドレスと
比較する。命令コード出力回路７と開始アドレス出力回
路８ａ、８ｂ、８ｃからデータバスに、ジャンプ命令コ
ードと一致した変更アドレスに対応した開始アドレスを
出力する。ＣＰＵ１はＲＯＭプログラムに代えてこれら
のデータよりＲＡＭ３中の開始アドレスにある修正プロ
グラムを実行する。
このバグの箇所を変更してＣＰＵにプログラムを正常に
実行させるようにしたものである。 【構成】 変更アドレスレジスタ６ａ、６ｂ、６ｃにそ
れぞれＲＯＭ２のバグ箇所のアドレス（変更アドレス）
を格納し、一致回路にてアドレスバス４上のアドレスと
比較する。命令コード出力回路７と開始アドレス出力回
路８ａ、８ｂ、８ｃからデータバスに、ジャンプ命令コ
ードと一致した変更アドレスに対応した開始アドレスを
出力する。ＣＰＵ１はＲＯＭプログラムに代えてこれら
のデータよりＲＡＭ３中の開始アドレスにある修正プロ
グラムを実行する。
Description
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
等に内臓されたＲＯＭのプログラムにバグが生じた場合
において、ＲＯＭのデータを修正せずに正常にプログラ
ムを実行するＲＯＭプログラム変更装置に関するもので
ある。
等に内臓されたＲＯＭのプログラムにバグが生じた場合
において、ＲＯＭのデータを修正せずに正常にプログラ
ムを実行するＲＯＭプログラム変更装置に関するもので
ある。
【０００２】
【従来の技術】図１０は従来のマイクロコンピュータの
構成を示すブロック図である。図において、１はプログ
ラムの実行を行うＣＰＵ、２はプログラムが格納された
マスクＲＯＭ（Raed Only Memory）、３は演算データ
等が格納されたＲＡＭ（RandamAccess Memory）、４は
アドレスバス、５はデータバスである。
構成を示すブロック図である。図において、１はプログ
ラムの実行を行うＣＰＵ、２はプログラムが格納された
マスクＲＯＭ（Raed Only Memory）、３は演算データ
等が格納されたＲＡＭ（RandamAccess Memory）、４は
アドレスバス、５はデータバスである。
【０００３】上記構成のマイクロコンピュータにおい
て、マスクＲＯＭ２内のプログラムは集積回路の製造工
程時に設定され、ＣＰＵ１はこのマスクＲＯＭ２のデー
タにアクセスし、命令を読み出し、それに従ってＲＡＭ
３から演算データを読み、演算処理等の実行を繰り返
す。通常、このようなマイクロコンピュータはマスクＲ
ＯＭ２とともに数十工程からなるウエハプロセスを経て
ワンチップの形で製造される。
て、マスクＲＯＭ２内のプログラムは集積回路の製造工
程時に設定され、ＣＰＵ１はこのマスクＲＯＭ２のデー
タにアクセスし、命令を読み出し、それに従ってＲＡＭ
３から演算データを読み、演算処理等の実行を繰り返
す。通常、このようなマイクロコンピュータはマスクＲ
ＯＭ２とともに数十工程からなるウエハプロセスを経て
ワンチップの形で製造される。
【０００４】
【発明が解決しようとする課題】上記のようにマスクＲ
ＯＭ２のプログラムはその製造工程においてすでに設定
されるので、このプログラムにバグ（欠陥）の発生した
ことが製造後に判明した場合、すなわちプログラムを修
正する必要がある場合、もう一度マイクロコンピュータ
を製造し直してマスクＲＯＭ全体を修正、変更を行わな
ければならず、生産性が大幅に低下するという問題点が
生じていた。
ＯＭ２のプログラムはその製造工程においてすでに設定
されるので、このプログラムにバグ（欠陥）の発生した
ことが製造後に判明した場合、すなわちプログラムを修
正する必要がある場合、もう一度マイクロコンピュータ
を製造し直してマスクＲＯＭ全体を修正、変更を行わな
ければならず、生産性が大幅に低下するという問題点が
生じていた。
【０００５】この発明は上記の問題点を解決するために
なされたもので、製造後にＲＯＭのプログラムに修正の
必要が生じた場合、製造をやり直すことなくプログラム
の変更ができ、また複数のアドレスにバグが存在した場
合も対応できるマイクロコンピュータのＲＯＭプログラ
ム変更装置を得ることを目的とする。
なされたもので、製造後にＲＯＭのプログラムに修正の
必要が生じた場合、製造をやり直すことなくプログラム
の変更ができ、また複数のアドレスにバグが存在した場
合も対応できるマイクロコンピュータのＲＯＭプログラ
ム変更装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明による請求項１
のＲＯＭプログラム変更装置は、ＲＯＭプログラムの第
一の修正部分を変更して実行される第一の修正プログラ
ムと第二の修正部分を変更して実行される第二の修正プ
ログラムとが格納されたＲＡＭ、この第一と第二の修正
部分の第一の変更アドレスと第二の変更アドレスが格納
された変更アドレスレジスタ、アドレスバス上のアドレ
スと、この上第一の変更アドレスと第二の変更アドレス
を比較し、いずれかが一致した場合に一致信号を出力す
る一致回路（アドレスと一致した方の変更アドレスを一
致変更アドレスと称す）、第一の修正プログラムの開始
アドレスと第二の修正プログラムの開始アドレスが格納
された開始アドレス格納手段、ＲＯＭプログラムからＲ
ＡＭ内のプログラムへの実行変更を命令するジャンプ命
令コードが格納されたコード格納手段、上記の一致信号
を入力することにより、コード格納手段と開始アドレス
格納手段をデータバスに接続し、ジャンプ命令コード
と、第一および第二の修正プログラムのうち一致変更ア
ドレスの修正部分と変更する修正プログラムの開始アド
レスをデータバスに出力する接続手段を備え、ＣＰＵは
データバスに出力されたジャンプ命令コードと開始アド
レスを読み取ることにより、ＲＯＭから修正プログラム
へ実行を変更するようにしたものである。
のＲＯＭプログラム変更装置は、ＲＯＭプログラムの第
一の修正部分を変更して実行される第一の修正プログラ
ムと第二の修正部分を変更して実行される第二の修正プ
ログラムとが格納されたＲＡＭ、この第一と第二の修正
部分の第一の変更アドレスと第二の変更アドレスが格納
された変更アドレスレジスタ、アドレスバス上のアドレ
スと、この上第一の変更アドレスと第二の変更アドレス
を比較し、いずれかが一致した場合に一致信号を出力す
る一致回路（アドレスと一致した方の変更アドレスを一
致変更アドレスと称す）、第一の修正プログラムの開始
アドレスと第二の修正プログラムの開始アドレスが格納
された開始アドレス格納手段、ＲＯＭプログラムからＲ
ＡＭ内のプログラムへの実行変更を命令するジャンプ命
令コードが格納されたコード格納手段、上記の一致信号
を入力することにより、コード格納手段と開始アドレス
格納手段をデータバスに接続し、ジャンプ命令コード
と、第一および第二の修正プログラムのうち一致変更ア
ドレスの修正部分と変更する修正プログラムの開始アド
レスをデータバスに出力する接続手段を備え、ＣＰＵは
データバスに出力されたジャンプ命令コードと開始アド
レスを読み取ることにより、ＲＯＭから修正プログラム
へ実行を変更するようにしたものである。
【０００７】また、請求項２のＲＯＭプログラム変更装
置は、開始アドレス格納手段は、格納される開始アドレ
スをＣＰＵにより読み書き可能なレジスタで構成するよ
うにしたものである。
置は、開始アドレス格納手段は、格納される開始アドレ
スをＣＰＵにより読み書き可能なレジスタで構成するよ
うにしたものである。
【０００８】また、請求項３のＲＯＭプログラム変更装
置は、第一の修正部分を変更して実行される第一の修正
プログラムと第二の修正部分を変更して実行される第二
の修正プログラム、さらにフラグリード命令コードが格
納されたＲＡＭ、第一と第二の修正部分の第一の変更ア
ドレスと第二の変更アドレスが格納された変更アドレス
レジスタ、アドレスバス上のアドレスと、第一の変更ア
ドレスおよび第二の変更アドレスを比較し、いずれかが
一致した場合に一致信号を出力する一致回路（アドレス
と一致した方の変更アドレスを一致変更アドレスと称
す）、上記の一致信号により一致変更アドレスを決定す
るフラグを形成する要因フラグ、ＲＡＭ内に格納された
フラグリード命令コードの開始アドレスが格納された開
始アドレス格納手段、ＲＯＭプログラムからＲＡＭ内の
プログラムへの実行変更を命令するジャンプ命令コード
が格納されたコード格納手段、一致信号を入力すること
により、コード格納手段と開始アドレス格納手段をデー
タバスに接続し、ジャンプ命令コード及び開始アドレス
をデータバスに出力するようにした接続手段を備え、Ｃ
ＰＵはデータバスに出力されたジャンプ命令コードと開
始アドレスを読み取ることにより、フラグリード命令コ
ードに従い要因フラグのフラグを読み、このフラグによ
り一致変更アドレスの修正部分と変更する修正プログラ
ムを実行するようにしたものである。
置は、第一の修正部分を変更して実行される第一の修正
プログラムと第二の修正部分を変更して実行される第二
の修正プログラム、さらにフラグリード命令コードが格
納されたＲＡＭ、第一と第二の修正部分の第一の変更ア
ドレスと第二の変更アドレスが格納された変更アドレス
レジスタ、アドレスバス上のアドレスと、第一の変更ア
ドレスおよび第二の変更アドレスを比較し、いずれかが
一致した場合に一致信号を出力する一致回路（アドレス
と一致した方の変更アドレスを一致変更アドレスと称
す）、上記の一致信号により一致変更アドレスを決定す
るフラグを形成する要因フラグ、ＲＡＭ内に格納された
フラグリード命令コードの開始アドレスが格納された開
始アドレス格納手段、ＲＯＭプログラムからＲＡＭ内の
プログラムへの実行変更を命令するジャンプ命令コード
が格納されたコード格納手段、一致信号を入力すること
により、コード格納手段と開始アドレス格納手段をデー
タバスに接続し、ジャンプ命令コード及び開始アドレス
をデータバスに出力するようにした接続手段を備え、Ｃ
ＰＵはデータバスに出力されたジャンプ命令コードと開
始アドレスを読み取ることにより、フラグリード命令コ
ードに従い要因フラグのフラグを読み、このフラグによ
り一致変更アドレスの修正部分と変更する修正プログラ
ムを実行するようにしたものである。
【０００９】また、請求項４のＲＯＭプログラム変更装
置は、開始アドレス格納手段およびコード格納手段はＲ
ＯＭのメモリにより構成するようにしたものである。
置は、開始アドレス格納手段およびコード格納手段はＲ
ＯＭのメモリにより構成するようにしたものである。
【００１０】また、請求項５のＲＯＭプログラム変更装
置は、ＣＰＵがＲＯＭ内のプログラムから修正プログラ
ムへの実行の変更を行うことを禁止・許可を切り替る許
可フラグを備えたものである。
置は、ＣＰＵがＲＯＭ内のプログラムから修正プログラ
ムへの実行の変更を行うことを禁止・許可を切り替る許
可フラグを備えたものである。
【００１１】また、請求項６のＲＯＭプログラム変更装
置は、許可フラグは、ＣＰＵにより読み書き可能なメモ
リで構成するようにしたものである。
置は、許可フラグは、ＣＰＵにより読み書き可能なメモ
リで構成するようにしたものである。
【００１２】
【作用】この発明の請求項１のＲＯＭプログラム変更装
置は、アドレス上のアドレスとＲＯＭの変更アドレスと
が一致した場合、一致回路が一致信号を出力し、接続制
御手段はその一致信号により、コード格納手段と開始ア
ドレス格納手段をデータバスと接続して、各格納手段か
らジャンプ命令コード、開始アドレスをデータバスに出
力し、ＣＰＵがこれらのデータからＲＯＭプログラムの
バグ箇所からＲＡＭ内に格納された修正プログラムにジ
ャンプして実行するようにしたので、ＲＯＭプログラム
のバグの実行が回避され、正常なプログラム実行がなさ
れる。またＲＯＭプログラムに複数のバグが生じたで
も、これらのバグの修正箇所に対応した修正プログラム
を実行するようにしたので、バグ箇所に応じて柔軟にプ
ログラム変更される。
置は、アドレス上のアドレスとＲＯＭの変更アドレスと
が一致した場合、一致回路が一致信号を出力し、接続制
御手段はその一致信号により、コード格納手段と開始ア
ドレス格納手段をデータバスと接続して、各格納手段か
らジャンプ命令コード、開始アドレスをデータバスに出
力し、ＣＰＵがこれらのデータからＲＯＭプログラムの
バグ箇所からＲＡＭ内に格納された修正プログラムにジ
ャンプして実行するようにしたので、ＲＯＭプログラム
のバグの実行が回避され、正常なプログラム実行がなさ
れる。またＲＯＭプログラムに複数のバグが生じたで
も、これらのバグの修正箇所に対応した修正プログラム
を実行するようにしたので、バグ箇所に応じて柔軟にプ
ログラム変更される。
【００１３】この発明の請求項２のＲＯＭプログラム変
更装置は、開始アドレス格納手段は格納される開始アド
レスをＣＰＵにより読み書き可能なレジスタで構成した
ので、ＲＡＭ上に修正プログラムのアドレスを任意に設
定でき、ＲＡＭ構成が柔軟になる。
更装置は、開始アドレス格納手段は格納される開始アド
レスをＣＰＵにより読み書き可能なレジスタで構成した
ので、ＲＡＭ上に修正プログラムのアドレスを任意に設
定でき、ＲＡＭ構成が柔軟になる。
【００１４】この発明の請求項３のＲＯＭプログラム変
更装置は、一致信号により一致変更アドレスを決定する
フラグを形成する要因フラグ、ＲＡＭに格納されたフラ
グリード命令コードのアドレスを格納する開始アドレス
格納手段を備え、ＣＰＵはデータバスに出力されたジャ
ンプ命令コードと開始アドレスから、ＲＡＭのフラグリ
ード命令コードに従い要因フラグのフラグを読み、この
フラグにより一致変更アドレスの修正部分と変更する修
正プログラムまで分岐して実行するようにしたので、開
始アドレス格納手段における開始アドレスの設定が唯一
で済み、その構成が簡単になる。
更装置は、一致信号により一致変更アドレスを決定する
フラグを形成する要因フラグ、ＲＡＭに格納されたフラ
グリード命令コードのアドレスを格納する開始アドレス
格納手段を備え、ＣＰＵはデータバスに出力されたジャ
ンプ命令コードと開始アドレスから、ＲＡＭのフラグリ
ード命令コードに従い要因フラグのフラグを読み、この
フラグにより一致変更アドレスの修正部分と変更する修
正プログラムまで分岐して実行するようにしたので、開
始アドレス格納手段における開始アドレスの設定が唯一
で済み、その構成が簡単になる。
【００１５】この発明の請求項４のＲＯＭプログラム変
更装置は、開始アドレス格納手段およびコード格納手段
はＲＯＭのメモリにより構成するようにしたので、装置
の構成がコンパクトになる。
更装置は、開始アドレス格納手段およびコード格納手段
はＲＯＭのメモリにより構成するようにしたので、装置
の構成がコンパクトになる。
【００１６】この発明の請求項５、６のＲＯＭプログラ
ム変更装置は、ＣＰＵがＲＯＭ内のプログラムから修正
プログラムへの実行の変更を行うことを禁止・許可を切
り替る許可フラグを設けたので、ＲＯＭにバグが存在し
ないときはそのままＲＯＭプログラムを実行する。
ム変更装置は、ＣＰＵがＲＯＭ内のプログラムから修正
プログラムへの実行の変更を行うことを禁止・許可を切
り替る許可フラグを設けたので、ＲＯＭにバグが存在し
ないときはそのままＲＯＭプログラムを実行する。
【００１７】
実施例１．以下、この発明の一実施例を示す。図１は本
実施例に示すＲＯＭプログラム変更装置であり、１〜５
は図１０と同一の符号を付し、６ａ、６ｂ、６ｃはＲＯ
Ｍ２内のバグが存在するプログラムのアドレス、すなわ
ち修正を要するプログラムのアドレス（以下、変更アド
レスを称す）を格納する変更アドレスレジスタで、ＣＰ
Ｕ１によりアドレスの読み書きが可能なメモリからな
る。７はジャンプ命令の命令コードが格納された命令コ
ード出力回路で、通常のプルアップ・プルダウントラン
ジスタの組み合わせで構成されている。８ａ、８ｂ、８
ｃはジャンプ命令のオペランドで、ＲＯＭ２のプログラ
ムの修正すべき部分からジャンプして実行する修正プロ
グラムの開始アドレスを格納した開始アドレス出力回路
で、それぞれ変更アドレスレジスタ６ａ、６ｂ、６ｃの
アドレスのバグ部分に対応した修正プログラムの開始ア
ドレスが格納されている。なおこの修正プログラムはＲ
ＡＭ３に収納され、ＣＰＵ１によりその読み書きが可能
である。９ａ、９ｂ、９ｃはそれぞれ変更アドレスレジ
スタ６ａ、６ｂ、６ｃの各変更アドレスとアドレスバス
４上のアドレスとを、ＣＰＵ１の出力する出力フェッチ
信号のタイミングで比較し、一致したときに一致信号を
出力する一致回路、１０は一致回路９ａ、９ｂ、９ｃの
各一致信号に対応して、データバス５とＲＯＭ２の接続
と、及びデータバス５と命令コード出力回路７、開始ア
ドレス出力回路８の接続との切り替え制御する接続制御
手段、１１はＣＰＵによってリード・ライトが可能なメ
モリからなる３ビットの許可フラグである。許可フラグ
１１は１ビットずつ一致回路９ａ、９ｂ、９ｃに接続
し、この許可フラグの出力が「０」のときは各一致回路
はディスイネーブル状態で、いかなる場合も一致信号を
出力させない。一方「１」のときは一致回路はイネーブ
ル状態で、一致信号の出力を許可する。１２は入力ポー
ト、１３は入力ポート１２を入力端子にもつシリアル通
信回路であり、入力されたシリアルデータはシリアル通
信回路１３に蓄えられ、ＣＰＵ１によりリード可能であ
る。
実施例に示すＲＯＭプログラム変更装置であり、１〜５
は図１０と同一の符号を付し、６ａ、６ｂ、６ｃはＲＯ
Ｍ２内のバグが存在するプログラムのアドレス、すなわ
ち修正を要するプログラムのアドレス（以下、変更アド
レスを称す）を格納する変更アドレスレジスタで、ＣＰ
Ｕ１によりアドレスの読み書きが可能なメモリからな
る。７はジャンプ命令の命令コードが格納された命令コ
ード出力回路で、通常のプルアップ・プルダウントラン
ジスタの組み合わせで構成されている。８ａ、８ｂ、８
ｃはジャンプ命令のオペランドで、ＲＯＭ２のプログラ
ムの修正すべき部分からジャンプして実行する修正プロ
グラムの開始アドレスを格納した開始アドレス出力回路
で、それぞれ変更アドレスレジスタ６ａ、６ｂ、６ｃの
アドレスのバグ部分に対応した修正プログラムの開始ア
ドレスが格納されている。なおこの修正プログラムはＲ
ＡＭ３に収納され、ＣＰＵ１によりその読み書きが可能
である。９ａ、９ｂ、９ｃはそれぞれ変更アドレスレジ
スタ６ａ、６ｂ、６ｃの各変更アドレスとアドレスバス
４上のアドレスとを、ＣＰＵ１の出力する出力フェッチ
信号のタイミングで比較し、一致したときに一致信号を
出力する一致回路、１０は一致回路９ａ、９ｂ、９ｃの
各一致信号に対応して、データバス５とＲＯＭ２の接続
と、及びデータバス５と命令コード出力回路７、開始ア
ドレス出力回路８の接続との切り替え制御する接続制御
手段、１１はＣＰＵによってリード・ライトが可能なメ
モリからなる３ビットの許可フラグである。許可フラグ
１１は１ビットずつ一致回路９ａ、９ｂ、９ｃに接続
し、この許可フラグの出力が「０」のときは各一致回路
はディスイネーブル状態で、いかなる場合も一致信号を
出力させない。一方「１」のときは一致回路はイネーブ
ル状態で、一致信号の出力を許可する。１２は入力ポー
ト、１３は入力ポート１２を入力端子にもつシリアル通
信回路であり、入力されたシリアルデータはシリアル通
信回路１３に蓄えられ、ＣＰＵ１によりリード可能であ
る。
【００１８】次に、上記構成のＲＯＭプログラム変更装
置の動作について説明する。図２（ａ）は本実施例のマ
スクＲＯＭ２内のプログラム構成図である。図の斜線部
分にバグが生じたとする。すなわちアドレスＸ１番地と
アドレスＹ１番地の間にバグ１、アドレスＸ２番地とア
ドレスＹ２番地の間にバグ２、アドレスＸ３番地とアド
レスＹ３番地の間にバグ３がそれぞれ存在するとする。
置の動作について説明する。図２（ａ）は本実施例のマ
スクＲＯＭ２内のプログラム構成図である。図の斜線部
分にバグが生じたとする。すなわちアドレスＸ１番地と
アドレスＹ１番地の間にバグ１、アドレスＸ２番地とア
ドレスＹ２番地の間にバグ２、アドレスＸ３番地とアド
レスＹ３番地の間にバグ３がそれぞれ存在するとする。
【００１９】図１において、マイクロコンピュータは、
リセット解除後に外部メモリ（例えば、ＥＥＰＲＯＭや
ＥＰＲＯＭ）から入力ポート１２、シリアル通信回路１
３を介して以下のデータをＣＰＵ１によって各メモリに
ライトする。 （１）ＲＯＭ修正の要否を示すビットを許可フラグ１１
に書き込む。 （２）ＲＯＭプログラムのバグ１が存在する先頭アドレ
スＸ１を変更アドレスレジスタ６ａに書き込む。同様に
して、バグ２の先頭アドレスＸ２を変更アドレスレジス
タ６ｂ、バグ３の先頭アドレスＸ３を変更アドレスレジ
スタ６ｃにそれぞれ書き込む。 （３）バグ１、２、３に対応する修正プログラム１、
２、３をＲＡＭ３に書き込む。
リセット解除後に外部メモリ（例えば、ＥＥＰＲＯＭや
ＥＰＲＯＭ）から入力ポート１２、シリアル通信回路１
３を介して以下のデータをＣＰＵ１によって各メモリに
ライトする。 （１）ＲＯＭ修正の要否を示すビットを許可フラグ１１
に書き込む。 （２）ＲＯＭプログラムのバグ１が存在する先頭アドレ
スＸ１を変更アドレスレジスタ６ａに書き込む。同様に
して、バグ２の先頭アドレスＸ２を変更アドレスレジス
タ６ｂ、バグ３の先頭アドレスＸ３を変更アドレスレジ
スタ６ｃにそれぞれ書き込む。 （３）バグ１、２、３に対応する修正プログラム１、
２、３をＲＡＭ３に書き込む。
【００２０】図２（ｂ）は上記（３）で修正プログラム
１、２、３が書き込まれたＲＡＭ３の構成図を示す。図
のように修正プログラム１はＲＡＭ３のアドレスＺ１番
地に格納され、同様に修正プログラム２、３はそれぞれ
Ｚ２番地、Ｚ３番地に格納される。
１、２、３が書き込まれたＲＡＭ３の構成図を示す。図
のように修正プログラム１はＲＡＭ３のアドレスＺ１番
地に格納され、同様に修正プログラム２、３はそれぞれ
Ｚ２番地、Ｚ３番地に格納される。
【００２１】このようにして各メモリにデータがセット
され、許可フラグ１１よりすべての一致回路に「１」が
入力された場合の装置動作を図３のタイムチャートを用
いて説明する。図３のアドレスバス４上のアドレスはＣ
ＰＵ１より出力され、その各アドレスにあるデータがデ
ータバス５を介してＣＰＵ１により読み取られ、実行さ
れる。本実施例ではＣＰＵ１はその動作サイクルに対し
て３サイクルを一単位として命令を各メモリより読みと
り、実行する。例えば図３でアドレスバス４上のアドレ
スＸ１番地、Ｘ１＋１番地、Ｘ１＋２番地にあるプログ
ラムデータが一つの命令としてメモリに記録され、ＣＰ
Ｕ１はＣＰＵ命令フェッチ信号ａのタイミングでこの命
令を取り出し、実行する。
され、許可フラグ１１よりすべての一致回路に「１」が
入力された場合の装置動作を図３のタイムチャートを用
いて説明する。図３のアドレスバス４上のアドレスはＣ
ＰＵ１より出力され、その各アドレスにあるデータがデ
ータバス５を介してＣＰＵ１により読み取られ、実行さ
れる。本実施例ではＣＰＵ１はその動作サイクルに対し
て３サイクルを一単位として命令を各メモリより読みと
り、実行する。例えば図３でアドレスバス４上のアドレ
スＸ１番地、Ｘ１＋１番地、Ｘ１＋２番地にあるプログ
ラムデータが一つの命令としてメモリに記録され、ＣＰ
Ｕ１はＣＰＵ命令フェッチ信号ａのタイミングでこの命
令を取り出し、実行する。
【００２２】ＣＰＵ１内のプログラムカウンタ（図示せ
ず）により出力されるアドレスに従い、ＣＰＵ１はＲＯ
Ｍ２のプログラムのデータを順次読み取り、実行する。
一致回路９ａ、９ｂ、９ｃは、図３のようにＣＰＵ１の
出力する命令フェッチ信号ａのタイミングで常にアドレ
スバス４のアドレスと変更アドレスレジスタ６ａ、６
ｂ、６ｃに格納された変更アドレスＸ１、Ｘ２、Ｘ３と
それぞれ比較する。図の命令フェッチ信号ａの信号１で
アドレスＸ１が変更アドレスレジスタ６ａの変更アドレ
スと一致するので，一致回路９ａは信号１と同期して
「１」の一致信号を次の命令サイクルである信号２まで
出力する。それ以外の場合は「０」を出力する。一致回
路９ｂ、９ｃもそれぞれ同一の動作を行い、図３のタイ
ミングの間には「０」を出力する。
ず）により出力されるアドレスに従い、ＣＰＵ１はＲＯ
Ｍ２のプログラムのデータを順次読み取り、実行する。
一致回路９ａ、９ｂ、９ｃは、図３のようにＣＰＵ１の
出力する命令フェッチ信号ａのタイミングで常にアドレ
スバス４のアドレスと変更アドレスレジスタ６ａ、６
ｂ、６ｃに格納された変更アドレスＸ１、Ｘ２、Ｘ３と
それぞれ比較する。図の命令フェッチ信号ａの信号１で
アドレスＸ１が変更アドレスレジスタ６ａの変更アドレ
スと一致するので，一致回路９ａは信号１と同期して
「１」の一致信号を次の命令サイクルである信号２まで
出力する。それ以外の場合は「０」を出力する。一致回
路９ｂ、９ｃもそれぞれ同一の動作を行い、図３のタイ
ミングの間には「０」を出力する。
【００２３】一致回路９ａ、９ｂ、９ｃの各出力は３入
力ＯＲ回路１４に入力され、このＯＲ回路の出力に応じ
て接続制御手段１０を制御する。出力が「０」のときは
ＲＯＭ２とデータバス５を接続し、プログラムデータを
出力する。上記のように一致回路９ａの一致信号「１」
によりＯＲ回路１４は「１」を出力し、このときＲＯＭ
２はデータバス５と遮断され、アドレスＸ１以降のＲＯ
Ｍプログラムはデータバス５には出力されない。一方、
命令コード出力回路７がデータバス５と接続される。同
時に、一致回路９ａ、９ｂ、９ｃの各出力はそれぞれ開
始アドレス出力回路８ａ、８ｂ、８ｃに入力され、一致
信号が入力された開始アドレス出力回路が選択されて
（この場合８ａ）データバス５と接続し、図３のように
命令コード出力回路７からジャンプ命令オペコード１、
開始アドレス出力回路８ａから開始アドレスＺ１が、遮
断されたＲＯＭプログラムデータの次にデータバス５へ
順次出力される。
力ＯＲ回路１４に入力され、このＯＲ回路の出力に応じ
て接続制御手段１０を制御する。出力が「０」のときは
ＲＯＭ２とデータバス５を接続し、プログラムデータを
出力する。上記のように一致回路９ａの一致信号「１」
によりＯＲ回路１４は「１」を出力し、このときＲＯＭ
２はデータバス５と遮断され、アドレスＸ１以降のＲＯ
Ｍプログラムはデータバス５には出力されない。一方、
命令コード出力回路７がデータバス５と接続される。同
時に、一致回路９ａ、９ｂ、９ｃの各出力はそれぞれ開
始アドレス出力回路８ａ、８ｂ、８ｃに入力され、一致
信号が入力された開始アドレス出力回路が選択されて
（この場合８ａ）データバス５と接続し、図３のように
命令コード出力回路７からジャンプ命令オペコード１、
開始アドレス出力回路８ａから開始アドレスＺ１が、遮
断されたＲＯＭプログラムデータの次にデータバス５へ
順次出力される。
【００２４】ＣＰＵ１がこのジャンプ命令オペコード１
とオペランドであるＺ１をフェッチすると、ジャンプ命
令のシーケンスを実行し、次の命令サイクルすなわち図
３の命令フェッチ信号ａの信号２でアドレスバス４上に
ジャンプ先のアドレスであるＲＡＭ３のＺ１番地が出力
される。以降、図３のようにＲＡＭ３上の修正プログラ
ム１を指定するアドレスＺ１〜Ｗ１が順次出力され、こ
の修正プログラム１のデータがＲＡＭ３よりデータバス
５に出力され、ＣＰＵ１に取り込まれ、実行される。
とオペランドであるＺ１をフェッチすると、ジャンプ命
令のシーケンスを実行し、次の命令サイクルすなわち図
３の命令フェッチ信号ａの信号２でアドレスバス４上に
ジャンプ先のアドレスであるＲＡＭ３のＺ１番地が出力
される。以降、図３のようにＲＡＭ３上の修正プログラ
ム１を指定するアドレスＺ１〜Ｗ１が順次出力され、こ
の修正プログラム１のデータがＲＡＭ３よりデータバス
５に出力され、ＣＰＵ１に取り込まれ、実行される。
【００２５】図２（ｂ）のように修正プログラム１の後
には、Ｗ１番地にジャンプ命令オペコード２、Ｗ１＋１
番地にＲＯＭのバグ１の終了アドレスであるＹ１番地が
記録され、図３の命令フェッチ信号の信号３で出力され
たアドレスバス４上のアドレスＷ１、Ｗ１＋１に従い、
ＲＡＭ３はデータバス５に修正プログラム１の後にジャ
ンプ命令オペコード２と、オペランドＹ１を出力する。
ＣＰＵ１はこのジャンプ命令オペコード２により、前述
と同様にジャンプ命令のシーケンスを実行し、次の命令
サイクルの信号４からジャンプ先であるアドレスＹ１を
アドレスバス４に出力する。アドレスＹ１に従い、図の
タイミングでＲＯＭのアドレスＹ１以降の正常プログラ
ムがデータバスに出力され、ＣＰＵ１はこのＲＯＭプロ
グラムを実行する。
には、Ｗ１番地にジャンプ命令オペコード２、Ｗ１＋１
番地にＲＯＭのバグ１の終了アドレスであるＹ１番地が
記録され、図３の命令フェッチ信号の信号３で出力され
たアドレスバス４上のアドレスＷ１、Ｗ１＋１に従い、
ＲＡＭ３はデータバス５に修正プログラム１の後にジャ
ンプ命令オペコード２と、オペランドＹ１を出力する。
ＣＰＵ１はこのジャンプ命令オペコード２により、前述
と同様にジャンプ命令のシーケンスを実行し、次の命令
サイクルの信号４からジャンプ先であるアドレスＹ１を
アドレスバス４に出力する。アドレスＹ１に従い、図の
タイミングでＲＯＭのアドレスＹ１以降の正常プログラ
ムがデータバスに出力され、ＣＰＵ１はこのＲＯＭプロ
グラムを実行する。
【００２６】以上はＲＯＭ２のプログラムのバグ１の箇
所のプログラム変更につぃて述べたが、バグ２、３の場
合もそれぞれに対応した変更アドレスレジスタ６ｂ、６
ｃ、開始アドレス出力回路８ｂ、８ｃ、一致回路９ｂ、
９ｃが上記と同一の動作を行い、バグ２の代わりに修正
プログラム２、バグ３の代わりに修正プログラム３をそ
れぞれ実行する。
所のプログラム変更につぃて述べたが、バグ２、３の場
合もそれぞれに対応した変更アドレスレジスタ６ｂ、６
ｃ、開始アドレス出力回路８ｂ、８ｃ、一致回路９ｂ、
９ｃが上記と同一の動作を行い、バグ２の代わりに修正
プログラム２、バグ３の代わりに修正プログラム３をそ
れぞれ実行する。
【００２７】なお、許可フラグ１１の一致回路への入力
が「０」のときは、一致回路はディスイネーブル状態
で、ＣＰＵ１は常にＲＯＭプログラムを実行する。この
許可フラグ１１はバグのない正常なＲＯＭプログラムが
製造された場合にプログラム実行時のＲＡＭへのジャン
プ動作を禁止する役目を果たす。
が「０」のときは、一致回路はディスイネーブル状態
で、ＣＰＵ１は常にＲＯＭプログラムを実行する。この
許可フラグ１１はバグのない正常なＲＯＭプログラムが
製造された場合にプログラム実行時のＲＡＭへのジャン
プ動作を禁止する役目を果たす。
【００２８】以上の動作により、ＲＯＭのプログラムに
バグが存在した場合、マスクＲＯＭを製造し直す必要が
なく、ＲＡＭ上で修正プログラムを記憶させ、実行する
ことにより、バグを修正することができるので、ＲＯＭ
製造のコストを低減し、製造工期の短縮の効果がある。
また、ＲＯＭ上の複数のバグが生じた場合でも、それぞ
れをＲＡＭ上のプログラムで修正可能となる効果があ
る。
バグが存在した場合、マスクＲＯＭを製造し直す必要が
なく、ＲＡＭ上で修正プログラムを記憶させ、実行する
ことにより、バグを修正することができるので、ＲＯＭ
製造のコストを低減し、製造工期の短縮の効果がある。
また、ＲＯＭ上の複数のバグが生じた場合でも、それぞ
れをＲＡＭ上のプログラムで修正可能となる効果があ
る。
【００２９】図４は、ＲＯＭ２上のプログラムに単一の
バグが生じた場合のＲＯＭプログラム変更装置の一例を
示すものである。符号は図１と同一で、それぞれ同じ機
能をもつ。図４に示すように、変更アドレスレジスタ
６、開始アドレス出力回路８、一致回路９を単一にし
て、さらに一致回路９からの一致信号を接続制御手段１
０に直接入力するように構成されている。開始アドレス
出力回路８は一致回路９の一致回路が入力されなくと
も、接続制御手段１０により命令コード出力回路７と開
始アドレス出力回路８とがデータバス５に接続されたと
きに、図３のタイミングでジャンプ命令コードの次に開
始アドレスが出力されるように構成されている。その他
の各構成の動作は図１の場合と全く同一であり省略す
る。
バグが生じた場合のＲＯＭプログラム変更装置の一例を
示すものである。符号は図１と同一で、それぞれ同じ機
能をもつ。図４に示すように、変更アドレスレジスタ
６、開始アドレス出力回路８、一致回路９を単一にし
て、さらに一致回路９からの一致信号を接続制御手段１
０に直接入力するように構成されている。開始アドレス
出力回路８は一致回路９の一致回路が入力されなくと
も、接続制御手段１０により命令コード出力回路７と開
始アドレス出力回路８とがデータバス５に接続されたと
きに、図３のタイミングでジャンプ命令コードの次に開
始アドレスが出力されるように構成されている。その他
の各構成の動作は図１の場合と全く同一であり省略す
る。
【００３０】実施例２．図５は本実施例の示すＲＯＭプ
ログラム変更装置である。１５ａ、１５ｂ、１５ｃはＣ
ＰＵ１によってライト可能なメモリで構成された開始ア
ドレスレジスタである。その他の符号は図１と同一であ
り、同様の機能を果たす。開始アドレスレジスタ１５
ａ、１５ｂ、１５ｃには、ＣＰＵ１に従い、外部メモリ
より入力ポート１２、シリアル通信回路１３を介して開
始アドレスＺ１、Ｚ２、Ｚ３が入力され、記録される。
さらにこれらはそれぞれ一致回路９ａ、９ｂ、９ｃと接
続され、一致回路からの入力動作、および開始アドレス
の出力動作は図１と同様である。このように開始アドレ
ス出力回路をレジスタで構成することで、修正プログラ
ムをＲＡＭ上の任意のアドレスに設定しても、ＣＰＵに
よりその開始アドレスをライトすることでプログラム変
更動作に対応でき、従ってＲＡＭメモリの有効利用が図
れる。
ログラム変更装置である。１５ａ、１５ｂ、１５ｃはＣ
ＰＵ１によってライト可能なメモリで構成された開始ア
ドレスレジスタである。その他の符号は図１と同一であ
り、同様の機能を果たす。開始アドレスレジスタ１５
ａ、１５ｂ、１５ｃには、ＣＰＵ１に従い、外部メモリ
より入力ポート１２、シリアル通信回路１３を介して開
始アドレスＺ１、Ｚ２、Ｚ３が入力され、記録される。
さらにこれらはそれぞれ一致回路９ａ、９ｂ、９ｃと接
続され、一致回路からの入力動作、および開始アドレス
の出力動作は図１と同様である。このように開始アドレ
ス出力回路をレジスタで構成することで、修正プログラ
ムをＲＡＭ上の任意のアドレスに設定しても、ＣＰＵに
よりその開始アドレスをライトすることでプログラム変
更動作に対応でき、従ってＲＡＭメモリの有効利用が図
れる。
【００３１】実施例３．図６は本実施例に示すＲＯＭプ
ログラム変更装置である。１７はプログラムが格納され
たＲＯＭメモリ、１８はＲＯＭメモリ１７のアドレス領
域を指定する第一アドレスデコーダ、１９はジャンプ命
令コードの格納されたＲＯＭメモリ、２０ａ、２０ｂ、
２０ｃは開始アドレスが格納されたＲＯＭメモリで、そ
れぞれ図１の開始アドレス出力回路８ａ、８ｂ、８ｃの
開始アドレスを出力する。２１はＲＯＭメモリ１９、２
０ａ、２０ｂ、２０ｃのアドレス領域を指定する第二ア
ドレスデコーダ、２２はジャンプ命令コードおよび開始
アドレスのデータバス５への出力のタイミングを制御す
るタイミング制御回路であり、その他の符号は図１と同
一である。
ログラム変更装置である。１７はプログラムが格納され
たＲＯＭメモリ、１８はＲＯＭメモリ１７のアドレス領
域を指定する第一アドレスデコーダ、１９はジャンプ命
令コードの格納されたＲＯＭメモリ、２０ａ、２０ｂ、
２０ｃは開始アドレスが格納されたＲＯＭメモリで、そ
れぞれ図１の開始アドレス出力回路８ａ、８ｂ、８ｃの
開始アドレスを出力する。２１はＲＯＭメモリ１９、２
０ａ、２０ｂ、２０ｃのアドレス領域を指定する第二ア
ドレスデコーダ、２２はジャンプ命令コードおよび開始
アドレスのデータバス５への出力のタイミングを制御す
るタイミング制御回路であり、その他の符号は図１と同
一である。
【００３２】次いで、動作について説明する。ＯＲ回路
１４の出力が「０」のときは第一アドレスデコーダ１８
がイネーブル状態で、一方、第二アドレスデコーダ１８
がディスイネーブル状態になる。このときアドレスバス
４上のアドレスによって指定されるＲＯＭプログラムが
実行される。通常はこの状態にある。ＲＯＭプログラム
を変更する場合、プログラムのバグ箇所のアドレスに対
して、一致回路９ａ、９ｂ、９ｃのうちいずれかが
「１」の一致信号を出力し、ＯＲ回路１４は「１」を出
力する。このとき逆に第一アドレスデコーダ１８がディ
スイネーブル状態、第二アドレスデコーダ１８がイネー
ブル状態になる。また一致回路９ａ、９ｂ、９ｃの出力
はタイミング制御回路２２を介して、第二アドレスデコ
ーダに入力され、この入力と同時にジャンプ命令コード
と一致信号を出力した一致回路に対応した開始アドレス
をデータバス５に出力する。これらのデータがデータバ
ス５へ出力されるタイミングは、タイミング制御回路２
２が一致回路から第二アドレスデコーダ２１への一致信
号の出力タイミングを制御ことにより図３と同一のタイ
ミングをとる。その他の動作は図１のものと同一である
ので説明を省略する。
１４の出力が「０」のときは第一アドレスデコーダ１８
がイネーブル状態で、一方、第二アドレスデコーダ１８
がディスイネーブル状態になる。このときアドレスバス
４上のアドレスによって指定されるＲＯＭプログラムが
実行される。通常はこの状態にある。ＲＯＭプログラム
を変更する場合、プログラムのバグ箇所のアドレスに対
して、一致回路９ａ、９ｂ、９ｃのうちいずれかが
「１」の一致信号を出力し、ＯＲ回路１４は「１」を出
力する。このとき逆に第一アドレスデコーダ１８がディ
スイネーブル状態、第二アドレスデコーダ１８がイネー
ブル状態になる。また一致回路９ａ、９ｂ、９ｃの出力
はタイミング制御回路２２を介して、第二アドレスデコ
ーダに入力され、この入力と同時にジャンプ命令コード
と一致信号を出力した一致回路に対応した開始アドレス
をデータバス５に出力する。これらのデータがデータバ
ス５へ出力されるタイミングは、タイミング制御回路２
２が一致回路から第二アドレスデコーダ２１への一致信
号の出力タイミングを制御ことにより図３と同一のタイ
ミングをとる。その他の動作は図１のものと同一である
ので説明を省略する。
【００３３】以上のように、ジャンプ命令コード、開始
アドレスの生成を実行プログラムと同一のＲＯＭを用い
ておこなっているので、例えば図１のような命令コード
出力回路や開始アドレス出力回路のような回路をコンパ
クトに設計できる。
アドレスの生成を実行プログラムと同一のＲＯＭを用い
ておこなっているので、例えば図１のような命令コード
出力回路や開始アドレス出力回路のような回路をコンパ
クトに設計できる。
【００３４】実施例４．図７は本実施例に示すＲＯＭプ
ログラム変更装置である。図において２３は一致回路９
ａ、９ｂ、９ｃが出力する各一致信号に従って３ビット
のフラグがセットされる要因フラグで、このフラグはＣ
ＰＵ１によってリード可能で、１ビット単位でクリア可
能なメモリで構成される。その他の符号は図１と同一で
ある。
ログラム変更装置である。図において２３は一致回路９
ａ、９ｂ、９ｃが出力する各一致信号に従って３ビット
のフラグがセットされる要因フラグで、このフラグはＣ
ＰＵ１によってリード可能で、１ビット単位でクリア可
能なメモリで構成される。その他の符号は図１と同一で
ある。
【００３５】図８は図７の装置におけるＲＡＭの構成図
で、以下図８を用いて上記構成の装置の動作を説明す
る。一致回路９ａ、９ｂ、９ｃの一致信号は要因フラグ
に入力される。フラグ２３には、例えば一致回路９ａか
ら一致信号が出力された場合「１００」が書き込まれ
る。同時に一致信号は３入力ＯＲ回路１４を介して接続
制御手段１０に入力される。また開始アドレス８にはＲ
ＡＭ３上のアドレスＺ０番地が格納されている。命令コ
ード出力回路７、開始アドレス出力回路８、接続制御手
段１０の実施例１と同一の動作により、図３のタイミン
グでジャンプ命令コードと開始アドレスがデータバス５
に出力される。ＣＰＵ１はジャンプ先であるＲＡＭ３の
Ｚ０番地の要因フラグリードの命令を実行し、要因フラ
グ２３にセットされた内容をリードする。この内容をリ
ードすることで、どの変更アドレスの一致によってジャ
ンプが発生したのか要因を判断し、この場合「１００」
から変更アドレスのＸ１番地が一致したと判断する。図
８の要因フラグリード命令の次には順にＺ１番地、Ｚ２
番地、Ｚ３番地に分岐する命令が設定されており、ＣＰ
Ｕ１はこれらの分岐命令を読むとともに上記の「１０
０」の判断からアドレスＺ１に分岐する命令のみを実行
し、命令フェッチ信号のタイミングでアドレスバス４上
にアドレスＺ１を出力し、修正プログラム１を実行す
る。この修正プログラム１を実行し終わった後にＲＯＭ
プログラムに戻る動作は実施例１と同一である。同じよ
うにして、バグ２、３に対して修正プログラム２、３を
実行する。そのジャンプ実行する際には、要因フラグは
上記の「１００」をリセットして、それぞれ修正プログ
ラムを実行するためのフラグをセットする（例えば修正
プログラム２に対しては「０１０」、修正プログラム３
に対して「００１」を一致信号の結果よりセットす
る）。
で、以下図８を用いて上記構成の装置の動作を説明す
る。一致回路９ａ、９ｂ、９ｃの一致信号は要因フラグ
に入力される。フラグ２３には、例えば一致回路９ａか
ら一致信号が出力された場合「１００」が書き込まれ
る。同時に一致信号は３入力ＯＲ回路１４を介して接続
制御手段１０に入力される。また開始アドレス８にはＲ
ＡＭ３上のアドレスＺ０番地が格納されている。命令コ
ード出力回路７、開始アドレス出力回路８、接続制御手
段１０の実施例１と同一の動作により、図３のタイミン
グでジャンプ命令コードと開始アドレスがデータバス５
に出力される。ＣＰＵ１はジャンプ先であるＲＡＭ３の
Ｚ０番地の要因フラグリードの命令を実行し、要因フラ
グ２３にセットされた内容をリードする。この内容をリ
ードすることで、どの変更アドレスの一致によってジャ
ンプが発生したのか要因を判断し、この場合「１００」
から変更アドレスのＸ１番地が一致したと判断する。図
８の要因フラグリード命令の次には順にＺ１番地、Ｚ２
番地、Ｚ３番地に分岐する命令が設定されており、ＣＰ
Ｕ１はこれらの分岐命令を読むとともに上記の「１０
０」の判断からアドレスＺ１に分岐する命令のみを実行
し、命令フェッチ信号のタイミングでアドレスバス４上
にアドレスＺ１を出力し、修正プログラム１を実行す
る。この修正プログラム１を実行し終わった後にＲＯＭ
プログラムに戻る動作は実施例１と同一である。同じよ
うにして、バグ２、３に対して修正プログラム２、３を
実行する。そのジャンプ実行する際には、要因フラグは
上記の「１００」をリセットして、それぞれ修正プログ
ラムを実行するためのフラグをセットする（例えば修正
プログラム２に対しては「０１０」、修正プログラム３
に対して「００１」を一致信号の結果よりセットす
る）。
【００３６】以上のように、この装置ではアドレス一致
の要因をソフトウェアで判断し、プログラム分岐する構
成としたので、開始アドレスを生成する回路を一つにす
ることができ、ハードウェアがシンプルになる。また、
ＲＡＭ内のプログラムにより（ソフトウェアにより）分
岐先アドレスを任意に選択できるので、修正プログラム
を記録するＲＡＭのフレキシビリティが向上する効果ガ
ある。
の要因をソフトウェアで判断し、プログラム分岐する構
成としたので、開始アドレスを生成する回路を一つにす
ることができ、ハードウェアがシンプルになる。また、
ＲＡＭ内のプログラムにより（ソフトウェアにより）分
岐先アドレスを任意に選択できるので、修正プログラム
を記録するＲＡＭのフレキシビリティが向上する効果ガ
ある。
【００３７】実施例５．上記実施例では許可フラグ１１
を一致回路と接続し、一致回路の一致信号出力の禁止・
許可を切り替ていた。この許可フラグ１１は図９のよう
に、ＯＲ回路１４と接続制御手段１０の間に許可フラグ
１１ａを設けてもよい。同様にＣＰＵ１によって外部よ
りＲＯＭ修正の要否を示すビットを許可フラグ１１ａに
ライトする。例えば「０」が書き込まれたらＯＲ回路１
４の出力信号いかんにかかわらず常にＲＯＭ２をデータ
バス５に接続しておく「０」を出力し、「１」が書き込
まれたらＯＲ回路１４の出力をそのまま出力し、装置は
上記実施例のように修正プログラムへのジャンプ動作を
行う。
を一致回路と接続し、一致回路の一致信号出力の禁止・
許可を切り替ていた。この許可フラグ１１は図９のよう
に、ＯＲ回路１４と接続制御手段１０の間に許可フラグ
１１ａを設けてもよい。同様にＣＰＵ１によって外部よ
りＲＯＭ修正の要否を示すビットを許可フラグ１１ａに
ライトする。例えば「０」が書き込まれたらＯＲ回路１
４の出力信号いかんにかかわらず常にＲＯＭ２をデータ
バス５に接続しておく「０」を出力し、「１」が書き込
まれたらＯＲ回路１４の出力をそのまま出力し、装置は
上記実施例のように修正プログラムへのジャンプ動作を
行う。
【００３８】このように構成することにより、ＲＯＭか
らＲＡＭへの修正プログラムへの実行変更を禁止・許可
の制御することができる。従ってＲＯＭにバグが存在し
ない場合はプログラム変更のジャンプを行わないように
システムを構成しなおす必要もなく、この１ビットのフ
ラグを設けるだけでプログラム変更の動作を禁止でき、
バグの存在する存在しないに応じて、装置の初期設定が
簡単になる。またこのプログラム変更の禁止・許可をソ
フトウェアで簡単に制御することができる。
らＲＡＭへの修正プログラムへの実行変更を禁止・許可
の制御することができる。従ってＲＯＭにバグが存在し
ない場合はプログラム変更のジャンプを行わないように
システムを構成しなおす必要もなく、この１ビットのフ
ラグを設けるだけでプログラム変更の動作を禁止でき、
バグの存在する存在しないに応じて、装置の初期設定が
簡単になる。またこのプログラム変更の禁止・許可をソ
フトウェアで簡単に制御することができる。
【００３９】
【発明の効果】以上、説明したように、この発明の請求
項１に係るＲＯＭプログラム変更装置によると、アドレ
ス上のアドレスとＲＯＭの変更アドレスとが一致した場
合、一致回路が一致信号を出力し、接続制御手段はその
一致信号により、コード格納手段と開始アドレス格納手
段をデータバスと接続し、ＣＰＵがジャンプ命令コー
ド、開始アドレスのデータを読み、ＲＯＭプログラムの
バグ箇所からＲＡＭ内に格納された修正プログラムにジ
ャンプして実行するようにしたので、ＲＯＭプログラム
のバグをＲＡＭの修正プログラムに変更して実行でき、
ＲＯＭの製造し直すことなくなり、歩留りを向上するこ
とができるという効果を奏する。
項１に係るＲＯＭプログラム変更装置によると、アドレ
ス上のアドレスとＲＯＭの変更アドレスとが一致した場
合、一致回路が一致信号を出力し、接続制御手段はその
一致信号により、コード格納手段と開始アドレス格納手
段をデータバスと接続し、ＣＰＵがジャンプ命令コー
ド、開始アドレスのデータを読み、ＲＯＭプログラムの
バグ箇所からＲＡＭ内に格納された修正プログラムにジ
ャンプして実行するようにしたので、ＲＯＭプログラム
のバグをＲＡＭの修正プログラムに変更して実行でき、
ＲＯＭの製造し直すことなくなり、歩留りを向上するこ
とができるという効果を奏する。
【００４０】また、この発明の請求項２に係るＲＯＭプ
ログラム変更装置によると、開始アドレス格納手段は格
納される開始アドレスをＣＰＵにより読み書き可能なレ
ジスタで構成したので、上記に加えて、ＲＡＭ上に修正
プログラムのアドレスを任意に設定でき、バグ修正のプ
ログラムがＲＡＭ上で柔軟に構成できるという効果を奏
する。
ログラム変更装置によると、開始アドレス格納手段は格
納される開始アドレスをＣＰＵにより読み書き可能なレ
ジスタで構成したので、上記に加えて、ＲＡＭ上に修正
プログラムのアドレスを任意に設定でき、バグ修正のプ
ログラムがＲＡＭ上で柔軟に構成できるという効果を奏
する。
【００４１】また、この発明の請求項３に係るＲＯＭプ
ログラム変更装置によると、一致信号により一致変更ア
ドレスを決定するフラグを形成する要因フラグ、ＲＡＭ
に格納されたフラグリード命令コードのアドレスを格納
する開始アドレス格納手段を備え、ＣＰＵはデータバス
に出力されたジャンプ命令コードと開始アドレスを読み
取ることにより、ＲＡＭのフラグリード命令コードに従
い要因フラグのフラグを読み、このフラグによりＲＡＭ
内の一致変更アドレスの修正部分と変更する修正プログ
ラムを実行するようにしたので、複数バグがＲＯＭプロ
グラムに存在しても、容易にＲＡＭ内の修正プログラム
に変更でき、また開始アドレス格納手段においてＲＡＭ
上の唯一のアドレスを設定すればよく、開始アドレス格
納手段の構成が簡単にすることができるという効果を奏
する。
ログラム変更装置によると、一致信号により一致変更ア
ドレスを決定するフラグを形成する要因フラグ、ＲＡＭ
に格納されたフラグリード命令コードのアドレスを格納
する開始アドレス格納手段を備え、ＣＰＵはデータバス
に出力されたジャンプ命令コードと開始アドレスを読み
取ることにより、ＲＡＭのフラグリード命令コードに従
い要因フラグのフラグを読み、このフラグによりＲＡＭ
内の一致変更アドレスの修正部分と変更する修正プログ
ラムを実行するようにしたので、複数バグがＲＯＭプロ
グラムに存在しても、容易にＲＡＭ内の修正プログラム
に変更でき、また開始アドレス格納手段においてＲＡＭ
上の唯一のアドレスを設定すればよく、開始アドレス格
納手段の構成が簡単にすることができるという効果を奏
する。
【００４２】この発明の請求項４に係るＲＯＭプログラ
ム変更装置によると、開始アドレス格納手段およびコー
ド格納手段はＲＯＭのメモリにより構成するようにした
ので、装置をコンパクトに設計できるという効果を奏す
る。
ム変更装置によると、開始アドレス格納手段およびコー
ド格納手段はＲＯＭのメモリにより構成するようにした
ので、装置をコンパクトに設計できるという効果を奏す
る。
【００４３】この発明の請求項５に係るＲＯＭプログラ
ム変更装置によると、ＣＰＵがＲＯＭ内のプログラムか
ら修正プログラムへの実行の変更を行うことを禁止・許
可を切り替る許可フラグを設けたので、ＲＯＭにバグが
存在しないときには禁止状態にして、ＲＯＭプログラム
からジャンプしないようにすることが可能になる。
ム変更装置によると、ＣＰＵがＲＯＭ内のプログラムか
ら修正プログラムへの実行の変更を行うことを禁止・許
可を切り替る許可フラグを設けたので、ＲＯＭにバグが
存在しないときには禁止状態にして、ＲＯＭプログラム
からジャンプしないようにすることが可能になる。
【００４４】この発明の請求項６に係るＲＯＭプログラ
ム変更装置によると、許可フラグはＣＰＵにより読み書
き可能なメモリで構成するようにしたので、ＲＯＭプロ
グラムのバグの存在するしないに応じて、ジャンプの禁
止・許可の初期設定が容易になる。
ム変更装置によると、許可フラグはＣＰＵにより読み書
き可能なメモリで構成するようにしたので、ＲＯＭプロ
グラムのバグの存在するしないに応じて、ジャンプの禁
止・許可の初期設定が容易になる。
【図１】 この発明の実施例１に示すＲＯＭプログラム
変更装置の構成図である。
変更装置の構成図である。
【図２】 実施例１におけるＲＯＭおよびＲＡＭの構成
図である。
図である。
【図３】 実施例１におけるアドレスおよびデータのタ
イミングチャート図である。
イミングチャート図である。
【図４】 実施例１における別のＲＯＭプログラム変更
装置の構成図である。
装置の構成図である。
【図５】 この発明の実施例２に示すＲＯＭプログラム
変更装置の構成図である。
変更装置の構成図である。
【図６】 この発明の実施例３に示すＲＯＭプログラム
変更装置の構成図である。
変更装置の構成図である。
【図７】 この発明の実施例４に示すＲＯＭプログラム
変更装置の構成図である。
変更装置の構成図である。
【図８】 実施例４におけるＲＡＭの構成図である。
【図９】 この発明の実施例５に示すＲＯＭプログラム
変更装置の構成図である。
変更装置の構成図である。
【図１０】 従来技術によるＲＯＭプログラムを実行す
るマイクロコンピュータの構成図である。
るマイクロコンピュータの構成図である。
１…ＣＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…アドレスバ
ス、５…データバス、６ａ、６ｂ、６ｃ…変更アドレス
レジスタ、７…命令コード出力回路、８ａ、８ｂ、８ｃ
…開始アドレス出力回路、９ａ、９ｂ、９ｃ…一致回
路、１０…接続制御手段、１１…許可フラグ、１２…入
力ポート、１３…シリアル通信回路、１４…３入力ＯＲ
回路、１５ａ、１５ｂ、１５ｃ…開始アドレスレジス
タ、２２…タイミング制御回路、２３…要因フラグ
ス、５…データバス、６ａ、６ｂ、６ｃ…変更アドレス
レジスタ、７…命令コード出力回路、８ａ、８ｂ、８ｃ
…開始アドレス出力回路、９ａ、９ｂ、９ｃ…一致回
路、１０…接続制御手段、１１…許可フラグ、１２…入
力ポート、１３…シリアル通信回路、１４…３入力ＯＲ
回路、１５ａ、１５ｂ、１５ｃ…開始アドレスレジス
タ、２２…タイミング制御回路、２３…要因フラグ
Claims (6)
- 【請求項１】 プログラムの記録されたＲＯＭ、上記プ
ログラムを読み出して実行するＣＰＵ、アドレスバス、
データバスを備えたマイクロコンピュータで、上記ＲＯ
Ｍ内のプログラムの修正すべき部分が生じた場合にその
修正部分からジャンプして修正プログラムを実行させる
ＲＯＭプログラム変更装置において、上記プログラムの
第一の修正部分を変更して実行される第一の修正プログ
ラムと第二の修正部分を変更して実行される第二の修正
プログラムとが格納されたＲＡＭ、上記第一と第二の修
正部分のアドレスである第一の変更アドレスと第二の変
更アドレスが格納された変更アドレスレジスタ、上記ア
ドレスバス上のアドレスと、上記変更アドレスレジスタ
の出力する第一の変更アドレスおよび第二の変更アドレ
スを比較し、いずれかが一致した場合に一致信号を出力
する一致回路（以下、第一と第二の変更アドレスで上記
アドレスと一致した方の変更アドレスを一致変更アドレ
スと称す）、上記ＲＡＭ内に格納された第一の修正プロ
グラムの開始アドレスおよび第二の修正プログラムの開
始アドレスが格納された開始アドレス格納手段、上記プ
ログラムから上記ＲＡＭ内のプログラムへの実行変更を
命令するジャンプ命令コードが格納されたコード格納手
段、上記一致信号を入力することにより、上記コード格
納手段と開始アドレス格納手段をデータバスに接続し、
上記ジャンプ命令コードと、上記第一および第二の修正
プログラムのうち上記一致変更アドレスの修正部分と変
更する修正プログラム（一致修正プログラムと称す）の
開始アドレスをデータバスに出力する接続手段を備え、
上記ＣＰＵはデータバスに出力されたジャンプ命令コー
ドと開始アドレスを読み取ることにより、上記ＲＯＭか
ら一致修正プログラムへ実行を変更するようにしたこと
を特徴とするＲＯＭプログラム変更装置。 - 【請求項２】 開始アドレス格納手段は、格納される開
始アドレスをＣＰＵにより読み書き可能なレジスタで構
成するようにしたことを特徴とする請求項１記載のＲＯ
Ｍプログラム変更装置。 - 【請求項３】 プログラムの記録されたＲＯＭ、上記プ
ログラムを読み出して実行するＣＰＵ、アドレスバス、
データバスを備えたマイクロコンピュータで、上記ＲＯ
Ｍ内のプログラムの修正すべき部分が生じた場合にその
修正部分からジャンプして修正プログラムを実行させる
ＲＯＭプログラム変更装置において、上記プログラムの
第一の修正部分を変更して実行される第一の修正プログ
ラムと第二の修正部分を変更して実行される第二の修正
プログラム、さらにフラグリード命令コードが格納され
たＲＡＭ、上記第一と第二の修正部分のアドレスである
第一の変更アドレスと第二の変更アドレスが格納された
変更アドレスレジスタ、上記アドレスバス上のアドレス
と、上記変更アドレスレジスタの出力する第一の変更ア
ドレスおよび第二の変更アドレスを比較し、いずれかが
一致した場合に一致信号を出力する一致回路（以下、第
一と第二の変更アドレスで上記アドレスと一致した方の
変更アドレスを一致変更アドレスと称す）、上記一致信
号により上記一致変更アドレスを決定するフラグを形成
する要因フラグ、上記ＲＡＭ内に格納されたフラグリー
ド命令コードの開始アドレスが格納された開始アドレス
格納手段、上記プログラムから上記ＲＡＭ内のプログラ
ムへの実行変更を命令するジャンプ命令コードが格納さ
れたコード格納手段、上記一致信号を入力することによ
り、上記コード格納手段と開始アドレス格納手段をデー
タバスに接続し、上記ジャンプ命令コード及び開始アド
レスをデータバスに出力するようにした接続手段を備
え、上記ＣＰＵはデータバスに出力されたジャンプ命令
コードと開始アドレスを読み取ることにより、上記ＲＡ
Ｍのフラグリード命令コードに従い上記要因フラグのフ
ラグを読み、このフラグにより上記一致変更アドレスの
修正部分と変更するＲＡＭ内の修正プログラムを実行す
るようにしたことを特徴とするＲＯＭプログラム変更装
置。 - 【請求項４】 開始アドレス格納手段およびコード格納
手段はＲＯＭのメモリにより構成するようにしたことを
特徴とする請求項１もしくは請求項３記載のＲＯＭプロ
グラム変更装置。 - 【請求項５】 ＣＰＵがＲＯＭ内のプログラムから修正
プログラムへの実行の変更を行うことを禁止・許可を切
り替る許可フラグを備えたことを特徴とする請求項１な
いし請求項４のいずれか１項記載のＲＯＭプログラム変
更装置。 - 【請求項６】 許可フラグは、ＣＰＵにより読み書き可
能なメモリで構成するようにしたことを特徴とする請求
項５記載のＲＯＭプログラム変更装置。
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|---|---|---|---|
| JP11825094A JP3563768B2 (ja) | 1994-05-31 | 1994-05-31 | Ｒｏｍプログラム変更装置 |
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-
1995
- 1995-05-25 US US08/452,612 patent/US5701506A/en not_active Expired - Lifetime
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