JPH06222917A - 電子装置 - Google Patents

Abstract

(57)【要約】 【目的】 パッチ修正の可能なマイコンにおいて、評価
検査のためにプログラム中の任意のステップの通過表示
機能も実現できるように構成する。 【構成】 ＣＰＵ２の実行アドレスがレジスタ９の修正
アドレスと一致すると、比較器８の出力Ｅに基づいてレ
ジスタ１７のパッチ修正開始の命令がアクセスされ、Ｒ
ＡＭ４内のパッチ修正データによりパッチ修正が行われ
る。任意のステップの通過表示を行う場合は、該ステッ
プのアドレスをレジスタ９へ、通過表示プログラムをＲ
ＡＭ４へ格納しておき、ＣＰＵが該アドレスをアクセス
すると通過表示が行われる。表示プログラム実行後は該
アドレスへ再び戻るが、この時は、回路７ｄによりゲー
ト７ｃを閉じて出力Ｅの伝送を遮断しておき、再度通過
表示プログラムへ移行して無限ループに陥るのを防ぐ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、専用のマイクロコント
ローラ等の電子装置、特にセントラルプロセッシングユ
ニット（以下、ＣＰＵという）と、プログラムやデータ
を固定的に格納したリードオンリメモリ（以下、ＲＯＭ
という）、ランダムアクセスメモリ（以下、ＲＡＭとい
う）等を１チップに集積した電子装置に関する。

【０００２】

【従来の技術】従来、カメラ一体型ビデオテープレコー
ダ（以下、カムコーダという）等の電子機器にはその全
体または一部を制御する制御手段としてワンチップ化さ
れたカスタムＬＳＩの電子装置、いわゆるマイクロコン
トローラが搭載されている。このようなマイクロコント
ローラは一般に、ＣＰＵと、ＲＯＭやＲＡＭ等のメモリ
と、入出力ポート等の周辺回路等から構成される専用マ
イクロコンピュータである。

【０００３】そして、このような１チップに集積された
電子装置は、量産により大幅な価格低減効果を期待でき
るという特長を持っているが、その他にも、特に最近の
半導体の集積技術の発達によって電子装置のＲＯＭに記
憶されるプログラムの量を飛躍的に増大させることがで
きるようになったため、このＲＯＭに記憶されているプ
ログラムに従って実行される制御も、多種多様で複雑な
内容のものが可能になってきている。

【０００４】以上のように、最近の電子装置では、大量
のプログラムをＲＯＭに記憶しておくことにより、多種
多様で複雑な制御が可能になったわけであるが、反面、
ＲＯＭに記憶されるプログラムの増大は、そのプログラ
ムに少なからずバグが発生するという問題を惹起するこ
ととなった。特に、バグが量産後に発見された場合に
は、従来は、バグを修正した電子装置を再度量産して電
子機器に搭載されているものと交換するか、あるいは、
バグを修正するための外付部品を電子機器に付設すると
いう対応策が採られてきたが、いずれも多大の費用がか
かるものであった。更に、カメラ一体型ＶＴＲのような
部品の実装密度の高い電子機器では、外付部品を付設す
るという対応策は、殆ど実施できないという問題も生じ
ていた。

【０００５】また、従来、プログラムのバグを見つけだ
して修正する方法としては、デバッガやＩＣＥ等を使用
してプログラムの評価検査を行うのが一般的であり、特
にその場合、有効な検査方法として、プログラムの特定
の部分が実行されたかどうかを調べることがよく行われ
ている。ところで、この場合、１チップマイクロコンピ
ュータで使用されるプログラムについては、該プログラ
ムをＲＯＭに焼き付けてしまった後では、このような方
法による評価検査が不可能であるため、通常は、ＩＣＥ
と接続可能である評価用マイコンチップを作製し、これ
を試作機へ組み込んだうえでＩＣＥを用いて評価検査を
行うようにしている。

【０００６】然るに、製品毎の制御対象のバラツキ等に
よる影響も含めて制御動作の評価検査を行いたい場合が
少なからずある。そして、この場合には、ＲＯＭ化され
たプログラムの載ったマイクロコンピュータを製品に組
み込み、この組み込まれた状態で製品の評価検査を行う
のが望ましいが、この状態では上記のＩＣＥ等を用いる
評価検査はできず、従来は、プログラム実行によって生
じる外部動作が、要求仕様にあっているかどうかのみを
評価検査するだけであった。

【０００７】

【発明が解決しようとする課題】１チップマイクロコン
ピュータのような電子装置のプログラムの中に量産バグ
が発見された場合、従来のように、内部部品の交換ある
いは外付部品の付設等の処理をしなくとも、該プログラ
ムに基づいて該電子装置による制御動作が実行されるプ
ロセスの中で、自動的にバグが修正されるように該電子
装置のアーキテクチャを構成する。更に、かかる電子装
置を製品に組み込んだ状態においても、該アーキテクチ
ャを利用して、プログラムの特定部分が実行されたかど
うかを検査することができるようにする。

【０００８】

【課題を解決するための手段】第１の発明による電子装
置は、記憶手段へのアクセス制御及び演算処理等を行う
中央処理手段と、情報を固定的に記憶する固定記憶手段
と、該固定記憶手段の特定アドレスに記憶された情報を
修正するための修正情報を記憶する修正情報記憶手段
と、前記中央処理手段によってアクセスされる前記固定
記憶手段のアドレスが前記特定アドレスに一致したと
き、前記中央処理手段によるアクセスを、前記固定記憶
手段から前記修正情報記憶手段へ切り換えるアクセス切
換手段と、該アクセス切換手段による切り換え動作につ
いての許可信号もしくは禁止信号を記憶する許否情報記
憶手段と、該許否情報記憶手段に記憶されている信号に
基づいて、前記アクセス切換手段によるアクセス切り換
え動作を制御する制御手段とを備え、かつ、前記制御手
段は、前記許否情報記憶手段に許可信号が記憶された時
点から、所定時間経過後に前記アクセス切換手段による
切り換え動作を許可するように構成されている。

【０００９】そして、この場合、更に、修正情報記憶手
段へ通過表示プログラムを格納する手段を備え、かつ、
該通過表示プログラムが、通過表示を実行する通過表示
ステップと、許否情報記憶手段へ禁止信号を記憶する禁
止信号記憶ステップと、許否情報記憶手段へ許可信号を
記憶する許可信号記憶ステップと、固定記憶手段の特定
アドレスへジャンプするジャンプステップとを有し、該
許可信号記憶ステップの次に該ジャンプステップを実行
するように構成するのが有効である。

【００１０】第２の発明による電子装置は、記憶手段へ
のアクセス制御及び演算処理等を行う中央処理手段と、
情報を固定的に記憶する固定記憶手段と、該固定記憶手
段の特定アドレスに記憶された情報を修正するための修
正情報を記憶する修正情報記憶手段と、前記中央処理手
段によってアクセスされる前記固定記憶手段のアドレス
が前記特定アドレスに一致したとき、前記中央処理手段
によるアクセスを、前記固定記憶手段から前記修正情報
記憶手段へ切り換えるアクセス切換手段と、前記修正情
報記憶手段へ通過表示プログラムを格納する手段とを備
え、かつ、前記通過表示プログラムは、通過表示を実行
するステップと、前記固定記憶手段の特定アドレスの内
容を実行するステップと、該特定アドレスの次に実行す
べき固定記憶手段のアドレスへジャンプするステップと
を有するようにしている。

【００１１】第３の発明による電子装置は、記憶手段へ
のアクセス制御及び演算処理等を行う中央処理手段と、
情報を固定的に記憶する固定記憶手段と、該固定記憶手
段の特定アドレスに記憶された情報を修正するための修
正情報を記憶する修正情報記憶手段と、前記中央処理手
段によってアクセスされる前記固定記憶手段のアドレス
が前記特定アドレスに一致したとき、前記中央処理手段
によるアクセスを、前記固定記憶手段から前記修正情報
記憶手段へ切り換えるアクセス切換手段と、前記修正情
報記憶手段へ通過表示プログラムを格納する手段と、前
記切換手段による切り換え動作を禁止する禁止手段と、
を備え、かつ、前記通過表示プログラムは、通過表示を
実行する通過表示ステップと、前記特定アドレスへのジ
ャンプ動作を実行するジャンプステップとを有すると共
に、前記禁止手段は、該ジャンプステップの実行により
特定アドレスへジャンプしたときに、前記アクセス切換
手段による切り換え動作を禁止するように構成される。

【００１２】

【作用】量産バグが発見された場合でも、電子装置のプ
ログラム実行過程の中で自動的にバグが修正される。ま
た、電子装置を製品に組み込んだ状態で制御を実行して
いるときに、プログラムの特定部分が実行されたかどう
かを製品の表示装置に表示させて検査を行うことができ
る。

【００１３】

【実施例】図１は本発明による電子装置の１実施例のブ
ロック図である。本実施例による電子装置１はＣＰＵ
２、ＲＯＭ３、ＲＡＭ４、データバス５、アドレスバス
６、アクセス切換部７、コンパレータ８、修正アドレス
レジスタ９、修正データレジスタ１７、及び通信回路１
０，１１を備えている。通信回路１０は通信回線１２に
よりＥＥＰＲＯＭ１３に接続され、通信回路１１は通信
回線１４によりコマンダ１５に接続されている。

【００１４】また、上記アクセス切換部７の内部は、制
御フラグラッチ７ａ、遅延回路７ｄ、アンドゲート７
ｃ、及び反転回路から構成される。１６ビットのコンパ
レータ８はアドレスバス６の実行アドレスをモニタする
ものであり、ＣＰＵ２がＲＯＭ上の実行すべきアドレス
を読み出すリードサイクル期間において動作し、読み出
した実行アドレスが修正アドレスレジスタ内のデータと
一致したときは、このリードサイクル期間、一致信号Ｅ
をオン状態にして出力する。なお、このコンパレータ８
はハードウェアで構成してもソフトウェアで構成しても
よい。制御フラグラッチ７ａにセットされた信号は、入
力信号を微小時間遅延させる遅延回路７ｄを介して、一
致信号Ｅと共にアンドゲート７ｃへ供給され、このゲー
トの出力を修正データレジスタ１７へ供給すると共に、
更に、反転回路を介してＲＯＭ３へ供給する。

【００１５】電子装置を以上のように構成することによ
って、この電子装置を製品に組み込んで通常の制御動作
を実行するときには、その実行過程において自動的にプ
ログラムの中のバグを修正することが可能であり、ま
た、ＲＯＭに格納されたプログラムの評価検査を行いた
いときには、該電子装置を製品に組み込んだ状態のまま
で該プログラムを実行させ、そのプログラムの中の任意
のステップの通過表示を行わせることができる。

【００１６】以下に、この２つの場合について、それぞ
れ説明する。 １． バグ修正を行う場合 この電子装置１を使用してバグの修正された電子機器制
御を行う場合には、まずデバッグ処理によりＲＯＭ３の
中のバグを見つけだし、このバグを修正するために必要
な情報をあらかじめ外部からＥＥＰＲＯＭ１３に記憶さ
せておくようにする。

【００１７】ここで、上記のバグを修正するための情報
について説明すると、この修正情報は、ＲＯＭ３におけ
るプログラム中のバグの存在により修正を要する部分の
先頭アドレス（以下、これを修正アドレスという）、バ
グ修正プログラムの中で前記のＲＯＭ３の修正を要する
部分のプログラムに代えて実行されるプログラム（以
下、これをソフトジャンパーといい、このソフトジャン
パーは、原則的にはＲＯＭ３の中に存在する個々のバグ
に対応してバグと等しい個数用意される。そして、この
電子装置においては、ＲＯＭ３のバグが存在する修正す
べき部分を対応するソフトジャンパーに置き換えて実行
する、いわゆるパッチ修正によりバグの修正が行われ
る。）、バグ修正プログラムを終了した後に復帰するＲ
ＯＭ３上の戻り番地、即ち、ＲＯＭ３上の修正を要する
部分の直後の番地等から構成される。

【００１８】そして、この電子装置１による電子機器制
御の全体的なフローは、図２のように表され、その動作
は次のようになる。電源をオンにして電子装置１を起動
すると、まず、電子装置自身の初期化処理、即ち、ＲＡ
Ｍや各種レジスタの初期化、通信機能及びポート等の初
期化等が実行される（ＳＴ８）。この初期化処理が終了
すると、前記のＥＥＰＲＯＭ１３に記憶されている修正
情報を通信回路１０を介して電子装置１へ取り込むため
に、ＲＯＭ３に格納されているプログラムＩｎｉｔｉａ
ｌ Ｐａｔｃｈ Ｌｏａｄｅｒが実行開始され、修正ア
ドレスを修正アドレスレジスタへ格納する操作、修正デ
ータを修正データレジスタへ格納する操作、及び修正情
報に基づくパッチ修正データをＲＡＭ４へ格納する操作
が行われる（図２のＳＴ１１）。

【００１９】ここで、ＲＡＭ４へ格納されるパッチ修正
データについて説明すると、これは主に、前述の修正ア
ドレス、ソフトジャンパー、ＲＯＭ３上の戻り番地、並
びに各ソフトジャンパーのＲＡＭ４上における先頭番
地、及び１バイトで構成されるテーブルコール命令から
構成されている。そして、これらのデータはいずれもＲ
ＯＭ３の中に存在する個々のバグに対応したものがそれ
ぞれ用意されていて、図４のＲＡＭ４のアドレスマップ
に表されているように、テーブル形式でＲＡＭ４に格納
されており、各バグの修正動作においては、修正対象と
なるバグに対応したデータがそれぞれのテーブルから読
み出されて使用される。

【００２０】ＳＴ９の格納動作が終了して、修正情報が
電子装置へ格納されたことを確認すると、制御フラグラ
ッチ７ａに１をセットし（ＳＴ１２）、また、修正情報
が格納されなかったときは０をセットする（ＳＴ１
１）。即ち、このフラグは、ＲＯＭ３の修正部分の有無
を表すと共に、後述の動作説明から明らかなように、一
致信号Ｅによるアクセス切換動作を許可する或るいは禁
止するための制御情報としての性格を持っている。次
に、ＲＯＭに格納されている電子機器制御プログラムの
うちＣＰＵ２が最初に実行すべき実行アドレスが設定さ
れる（ＳＴ１２）。

【００２１】そして、この実行アドレスは、図１におい
ては、ＣＰＵ２からアドレスバス６を介してコンパレー
タ８へ供給され、ここで修正アドレスレジスタ９に格納
されている修正アドレスと比較される（ＳＴ１７）。Ｃ
ＰＵ２の実行アドレスが、ＲＯＭ３内に格納されている
電子機器制御のための通常プログラム中のバグが存在す
る修正部分に到達する以前、即ち修正アドレスに到達す
る以前は、コンパレータ８から出力される一致信号Ｅが
オフに維持されているため、アンドゲート７ｃは常にオ
フであり、このゲートの出力が供給される修正データレ
ジスタ１７はＣＰＵ２によるアクセスが禁止されると共
に、ゲート出力を反転したオン信号が供給されるＲＯＭ
３はアクセス可能状態が維持され、ＳＴ１３で設定され
た実行アドレスの内容が実行される（ＳＴ１４及び１
５）。

【００２２】この実行を終了すると、ＲＯＭ３の次に実
行すべきアドレスを設定して（ＳＴ１６）から判断ステ
ップＳＴ１７へ再び戻る。そして、ＣＰＵ２によるプロ
グラム実行が進行して、その実行アドレスが修正アドレ
スに到達すると、コンパレータ８から出力される一致信
号Ｅがオンになり、又、この時、遅延回路７ｄの出力も
ラッチ７ａに１がセットされているのでオンとなってお
り、結局、アンドゲート７ｃの出力もオンになる。これ
によって、ＣＰＵ２によるアクセスがＲＯＭ３から修正
データレジスタ１７へ切り換わる。

【００２３】この切り換え動作によって、ＣＰＵ２は修
正データレジスタ１７に格納されている修正データであ
る１バイトのテーブルコール命令を受け付けるようにな
り、コールされたテーブルに記憶されている番地へのサ
ブルーチンコール動作が実行される。そして、このコー
ル先の番地以降には、バグを修正するためのプログラム
が格納されており、バグ修正が実行されることになる
（ＳＴ１９及び２０）。バグ修正プログラムの最後のス
テップでは、ＲＯＭ３上の修正部分の直後のアドレスへ
戻るためのジャンプ動作が実行され、ＲＯＭ３上の通常
プログラムの実行が再開される。

【００２４】以上に説明したように、この電子装置では
１バイトのテーブルコール命令を利用してＲＯＭ３に格
納されている通常プログラムからバグ修正プログラムへ
移行し、また、バグ修正プログラムの実行を終了する
と、ジャンプ命令によってバグ修正プログラムから通常
プログラム上の修正部分の直後のアドレスへ戻るように
しているから、パッチ修正として１バイトのすげ替えし
かできないようなマイクロコンピュータであって、か
つ、１バイト命令として任意のアドレスにジャンプする
命令を持たないものであっても、前述のように、１バイ
トのテーブルコール命令とジャンプ命令を用いることに
より、任意のサイズのパッチ修正プログラムを組むこと
が可能になる。

【００２５】なお、上記のテーブルコール命令に替え
て、１バイトのソフトウェア・ブレーク命令を用いても
同様にバグ修正を行うことができる。次に、以上に述べ
たバグ修正プログラムの具体的内容について、図３を参
照して詳細に説明する。バグ修正プログラムを実行する
に際しては、まず最初に、ＲＡＭ４に記憶された個々の
ソフトジャンパーを実行するに先立って必要とされる共
通な前処理操作、即ちソフトジャンパー起動処理を行う
必要があり、この電子装置で用いられるバグ修正プログ
ラムは、ソフトジャンパー起動処理プログラムとソフト
ジャンパーとから構成されている。

【００２６】ソフトジャンパー起動処理プログラムは、
個々のソフトジャンパーに対して共通なものであるた
め、あらかじめＲＯＭ３の特定領域に格納された構造に
なっている（図４のＲＯＭ３のアドレスマップ参照）。
そして、修正データレジスタ１７に格納されているテー
ブルコール命令が指示するテーブルのアドレスには、上
記のソフトジャンパー起動処理プログラムを格納してい
る特定領域の先頭番地が記憶されているので、ＣＰＵ２
は、上記テーブルコール命令を受け付けることにより、
上記のソフトジャンパー起動処理プログラムの実行を開
始する。

【００２７】この起動処理プログラムの具体的フローを
図３（ａ）に示す。このフローにおいて、ソフトジャン
パー起動処理が開始されると、まず直ちに電子装置１の
プログラム状態語ＰＳＷの値及び各レジスタの値がＲＡ
Ｍに保存され（ＳＴ２２）、これらの保存された値は、
ＲＡＭ４上の実行すべきソフトジャンパーの先頭アドレ
スへジャンプする直前に復帰させられる（ＳＴ２５）。
このような保存・復帰操作を行うことにより、電子装置
１は、ソフトジャンパー起動処理中の内部状態の変化に
かかわりなく、見かけ上、テーブルコール命令発生時点
で直ちにソフトジャンパーの実行を開始したのと同じよ
うにすることができる。

【００２８】上記ＳＴ２２の保存操作の次に、現在のソ
フトジャンパー起動処理を開始する契機となったテーブ
ルコール命令（図２のＳＴ１９において修正データレジ
スタから読み込まれたテーブルコール命令）を判別す
る。この判別動作は、各テーブルコール命令にはＲＯＭ
上のどのバグに対応したテーブルコール命令であるかを
示すコードが付与されているので、このコードを識別す
ることにより行う。そして、この識別結果に基づいて、
実行すべきソフトジャンパーが何番目のものであるかを
判断し、更に、この実行すべきソフトジャンパーの先頭
番地を、ＲＡＭ４のソフトジャンパー先頭番地格納テー
ブルの中から読み出す（図３（ａ）のＳＴ２３、及び、
図４のＲＡＭ４におけるテーブル参照。）。

【００２９】また、この電子装置においてはジャンプ命
令によってバグ修正プログラムから通常プログラムへ復
帰するようにしているので、テーブルコール命令の発生
に伴ってＲＡＭのスタックにプッシュされた戻り番地は
不要であり、ステップＳＴ２３の次には、この不要な戻
り番地を廃棄する処理を実行する（ＳＴ２４）。次に前
述のとおり保存しておいた値を復帰させ（ＳＴ２５）た
後、ＳＴ２３で読み出したソフトジャンパーの先頭番地
へジャンプし（ＳＴ２６）、ソフトジャンパーの実行を
開始する。

【００３０】ソフトジャンパーにおいては、図３（ｂ）
に示されるように、まず、ＲＯＭ３上の修正部分に代わ
る正しい作業プログラムが実行される（ＳＴ２７）。こ
の作業を終了したのち、次の修正部分の修正アドレスを
ＲＡＭ４の修正アドレス格納テーブルから読み出して修
正アドレスレジスタに格納する（ＳＴ２８）と共に、次
に実行すべきソフトジャンパーに対応したテーブルコー
ル命令を同じくＲＡＭ４のテーブルコール命令格納テー
ブルから読み出して修正データレジスタに格納し（ＳＴ
２９）、次のバグ修正に備える。

【００３１】但し、これらの修正アドレスレジスタ、修
正データレジスタのデータ書き換え処理は、修正アドレ
スが一箇所しかない場合は省略できる。そして、最後
に、ＲＯＭ３上の戻るべき番地をＲＡＭ４の戻り番地格
納テーブルから読み出して、この戻り番地へジャンプ
（ＳＴ３０）し、通常プログラムを再開する。なお、以
上のステップＳＴ２８〜３０において、ＲＡＭ４上の各
テーブルから該当する修正アドレス、テーブルコール命
令、戻り番地を読み出す操作は、基本的には、ステップ
ＳＴ２３におけるテーブルコール命令の識別結果に基づ
いて行う。

【００３２】以上に説明したバグ修正プログラムの進行
の様子を、ＲＯＭ３及びＲＡＭ４のアドレスマップ上で
示すと、図４における矢印のように表される。この図で
は、通常プログラムの実行アドレスが修正アドレスＸ_N
に到達してから、バグ修正プログラムへジャンプして該
修正アドレスＸ_N に対応したソフトジャンパーＮを実行
した後、再びＲＯＭ３上の通常プログラムへ復帰する様
子を示しており、プログラムは、図における（１）、
（２）、（３）、（４）の順に進行する。

【００３３】２． プログラム中の特定ステップの通
過表示動作 以上のように構成された電子装置において、そのＲＯＭ
のプログラムの評価検査のために、プログラム中の任意
の特定ステップの通過表示を行わせる場合の動作につい
て説明する。この場合には、電子装置を始動する前に、
図１におけるコマンダ１５を操作して、ＥＥＰＲＯＭに
記憶されている修正情報を次のように書き換える。

【００３４】即ち、修正アドレス及び戻り番地として、
ＲＯＭ３の中の通過表示を行いたい任意の特定ステップ
のアドレス（以下、これを検査アドレスという。但し、
前記のＩｎｉｔｉａｌ Ｐａｔｃｈ Ｌｏａｄｅｒ中の
ステップのアドレスを検査アドレスとすることはできな
い。）を記憶し、また、これに対応するソフトジャンパ
ーとして、図３（ｂ）のプログラムに代え、図５に示さ
れるような通過表示プログラムを記憶しておく。このよ
うな書換えを行った上で電子装置を始動すれば、その実
行アドレスが上記検査アドレスに一致した時点で、上記
通過表示プログラムを実行するためのフローへ移行して
ゆくことになる。

【００３５】通過表示プログラムには、図５に示される
ように、電子装置が組み込まれた製品の表示装置に通過
表示を行うためのステップＳＴ３６が設けられると共
に、この外に、一旦制御フラグラッチに０をセットした
後、ふたたび１をセットするためのステップＳＴ３５及
びＳＴ37が設けられている。このＳＴ３７を実行した
後、ＳＴ３８においてもとのＲＯＭ上の検査アドレスへ
ジャンプする。ここで、ＳＴ３７におけるフラグのセッ
トによりバグ修正が可能となるのは、図７にも示される
ように、このフラグのセット時点から、遅延回路７ｄに
よる遅延時間Ｔだけ遅れてからであるが、この遅延時間
Ｔは、ＳＴ３７でフラグをセットしてから、ＣＰＵ２が
次の実行番地である検査アドレスの読み出しを終了する
までの時間以上の長さに選ばれている。

【００３６】これによって、上記検査アドレスへ戻った
とき、直ちに再びアクセス切換動作が起きてバグ修正プ
ログラムへ移行するという無限ループの発生が回避さ
れ、検査アドレスの通過を表示した後はＲＯＭ上のプロ
グラムが続行されることになる。この動作をアドレスマ
ップ上で表現すると、図７における（１）〜（４）の順
に進行することとなる。尚、上記遅延回路の特性は、図
７に示されるように、少なくとも、出力の立ち上がりが
時間Ｔだけ遅れるものであればよい。

【００３７】なお、上記無限ループの発生を避けるため
には、検査アドレスへ戻ったときに、一致信号Ｅに基づ
くアクセス切換動作が起きないようにすればよいのであ
るから、以上に述べた実施例のように制御フラグの値の
切替えと遅延回路を用いるかわりに、通過表示ステップ
の実行を終了した後ＣＰＵ２が検査アドレスの読み出し
を終了するまでの期間、コンパレータの出力側を遮断す
る或るいはコンパレータへの入力信号を遮断する或るい
は制御フラグラッチの出力側を遮断する或るいはアンド
ゲートの出力側を遮断するように遮断回路を設けてもよ
い。この場合の回路構成の１例を図８に、フローチャー
トを図９に示す。このような遮断回路を設ける代わり
に、上記の期間だけコンパレータの動作そのものを停止
させる回路を設けるようにしてもよい。

【００３８】更に、この外の実施例としては、図１０の
（１）に示すように、通過表示プログラムの中で検査ア
ドレスの内容を実行し、ＲＯＭへの戻り番地として検査
アドレスの次に実行すべきアドレスを設定してもよく、
この場合も図５の実施例のように制御フラグの値を切り
換える動作及び遅延回路７ｄを設けることは不要とな
る。以上に説明した各実施例においては、電子装置の組
み込まれる製品が、同時に複数の表示を行えるようなも
のであれば、電子装置を１回作動させるだけで、この製
品の表示手段を用いることにより複数の検査アドレスに
ついての通過表示を行うことができる。

【００３９】なお、電子装置の１回の作動につき１つの
検査アドレスについてのみ通過表示ができるような、よ
り単純化した実施例としては、図１０の（２）に示され
るように、通過表示プログラムの中で制御フラグを０に
してしまう方法が考えられる。この場合、勿論、遅延回
路７ｄは不要である。

【００４０】

【発明の効果】電子装置に量産バグが発見された場合で
も、電子装置を新たに作製し直す必要が無く、経済的に
バグを修正することができ、また、その際、特別な外付
け部品も必要としないから製品のサイズ及び外観の点で
有利である。更に、電子装置を製品に組み込んだ状態の
ままで、ＩＣＥ等を使用しないでも、プログラムの特定
部分が実行されたかどうかの通過チェックを行うことが
できる。

【図面の簡単な説明】

【図１】本発明による電子装置の１実施例を示すブロッ
ク図である。

【図２】同実施例により電子機器を制御する場合のフロ
ーチャートの概略を示す図である。

【図３】同実施例におけるバグ修正プログラムの詳細を
示す図である。

【図４】同実施例におけるアドレスマップ上のバグ修正
のフローを示す図である。

【図５】同実施例における通過表示プログラムを示す図
である。

【図６】同実施例における遅延回路の特性を説明する図
である。

【図７】同実施例における通過表示のフローを説明する
アドレスマップである。

【図８】本発明による電子装置の外の実施例の回路の１
部を示す図である。

【図９】同実施例における通過表示プログラムを示す図
である。

【図１０】本発明による電子装置の、更に他の２つの実
施例における通過表示プログラムを示す図である。

【符号の説明】

１…電子装置、２…ＣＰＵ、３…ＲＯＭ、４…ＲＡＭ、
５…データバス、６…アドレスバス、７…アクセス切換
部、７ａ…制御フラグラッチ、７ｄ…遅延回路、８…コ
ンパレータ、９…修正アドレスレジスタ、１０，１１…
通信回路、１２，１４…通信回線、１３…ＥＥＰＲＯ
Ｍ、１５…コマンダ、１７…修正データレジスタ、Ｓ…
遮断回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 （１）記憶手段へのアクセス及び演算処
   理等を行う中央処理手段と、（２）情報を固定的に記憶
   する固定記憶手段と、（３）該固定記憶手段の特定アド
   レスに記憶された情報を修正するための修正情報を記憶
   する修正情報記憶手段と、（４）前記中央処理手段によ
   ってアクセスされる前記固定記憶手段のアドレスが前記
   特定アドレスに一致したとき、前記中央処理手段による
   アクセスを、前記固定記憶手段から前記修正情報記憶手
   段へ切り換えるアクセス切換手段と、（５）該アクセス
   切換手段による切り換え動作についての許可信号もしく
   は禁止信号を記憶する許否情報記憶手段と、（６）該許
   否情報記憶手段に記憶されている信号に基づいて、前記
   アクセス切換手段によるアクセス切り換え動作を制御す
   る制御手段と、を備えた電子装置において、前記制御手
   段は、前記許否情報記憶手段に許可信号が記憶された時
   点から、所定時間経過後に前記アクセス切換手段による
   切り換え動作を許可するものであることを特徴とする電
   子装置。
2. 【請求項２】 修正情報記憶手段へ通過表示プログラム
   を格納する手段を備え、かつ、該通過表示プログラム
   は、通過表示を実行する通過表示ステップと、許否情報
   記憶手段へ禁止信号を記憶する禁止信号記憶ステップ
   と、許否情報記憶手段へ許可信号を記憶する許可信号記
   憶ステップと、固定記憶手段の特定アドレスへジャンプ
   するジャンプステップとを有し、該許可信号記憶ステッ
   プの次に該ジャンプステップを実行するものであること
   を特徴とする請求項１記載の電子装置。
3. 【請求項３】 （１）記憶手段へのアクセス及び演算処
   理等を行う中央処理手段と、（２）情報を固定的に記憶
   する固定記憶手段と、（３）該固定記憶手段の特定アド
   レスに記憶された情報を修正するための修正情報を記憶
   する修正情報記憶手段と、（４）前記中央処理手段によ
   ってアクセスされる前記固定記憶手段のアドレスが前記
   特定アドレスに一致したとき、前記中央処理手段による
   アクセスを、前記固定記憶手段から前記修正情報記憶手
   段へ切り換えるアクセス切換手段と、（５）前記修正情
   報記憶手段へ通過表示プログラムを格納する手段と、を
   備えた電子装置において、前記通過表示プログラムは、
   通過表示を実行するステップと、前記固定記憶手段の特
   定アドレスの内容を実行するステップと、該特定アドレ
   スの次に実行すべき固定記憶手段のアドレスへジャンプ
   するステップとを有していることを特徴とする電子装
   置。
4. 【請求項４】 （１）記憶手段へのアクセス及び演算処
   理等を行う中央処理手段と、（２）情報を固定的に記憶
   する固定記憶手段と、（３）該固定記憶手段の特定アド
   レスに記憶された情報を修正するための修正情報を記憶
   する修正情報記憶手段と、（４）前記中央処理手段によ
   ってアクセスされる前記固定記憶手段のアドレスが前記
   特定アドレスに一致したとき、前記中央処理手段による
   アクセスを、前記固定記憶手段から前記修正情報記憶手
   段へ切り換えるアクセス切換手段と、（５）前記修正情
   報記憶手段へ通過表示プログラムを格納する手段と、
   （６）前記切換手段による切り換え動作を禁止する禁止
   手段と、を備えた電子装置において、前記通過表示プロ
   グラムは、通過表示を実行する通過表示ステップと、前
   記特定アドレスへのジャンプ動作を実行するジャンプス
   テップとを有し、かつ、前記禁止手段は、該ジャンプス
   テップの実行により特定アドレスへジャンプしたとき
   に、前記アクセス切換手段による切り換え動作を禁止す
   るものであることを特徴とする電子装置。