JPS58213353A - 強制ル−プ回路 - Google Patents
強制ル−プ回路Info
- Publication number
- JPS58213353A JPS58213353A JP57095699A JP9569982A JPS58213353A JP S58213353 A JPS58213353 A JP S58213353A JP 57095699 A JP57095699 A JP 57095699A JP 9569982 A JP9569982 A JP 9569982A JP S58213353 A JPS58213353 A JP S58213353A
- Authority
- JP
- Japan
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- address
- jump
- register
- program
- readout
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- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンピュータ等のプログラムの任
意部分を強制的和ループさせ、所定の部分のプログラム
を繰返し実行させるようにした強制ループ回路に関する
。
意部分を強制的和ループさせ、所定の部分のプログラム
を繰返し実行させるようにした強制ループ回路に関する
。
一般に、マイクロコンビコータ等においてブlコグラム
を走らせた場合、プログラムに対応する動作はほとんど
瞬時に実行されてしまうので、実時間実行におけるある
部分のプログラムの動作およびそれに付随する信号等を
観察したくても、タイミングよく観察することは困難で
あった。またプログラムが走るのはほとんど一度のみな
ので繰返し観察することはむずかしかった。これは特に
、プログラムがROM(リード・オンリー・メモリ)に
記憶されている場合において顕著なものとなった。
を走らせた場合、プログラムに対応する動作はほとんど
瞬時に実行されてしまうので、実時間実行におけるある
部分のプログラムの動作およびそれに付随する信号等を
観察したくても、タイミングよく観察することは困難で
あった。またプログラムが走るのはほとんど一度のみな
ので繰返し観察することはむずかしかった。これは特に
、プログラムがROM(リード・オンリー・メモリ)に
記憶されている場合において顕著なものとなった。
この発明は上記実情に鑑みてなされたものであり、プロ
グラムの内容を書き換えずに、上記プログラムの任意部
分を強制的にループさせることにより、該任意部分のプ
ログラムを繰返し実行できるようにした強制ループ回路
を提供することを目的とする。
グラムの内容を書き換えずに、上記プログラムの任意部
分を強制的にループさせることにより、該任意部分のプ
ログラムを繰返し実行できるようにした強制ループ回路
を提供することを目的とする。
すなわらこの発明(J、予設定された第1の7ドレスと
ブ[1グラム読出しのために指定されるアドレスとを比
較して、その結束双方のアドレスか一致した場合、前記
第1のアドレスに先行する第2のアドレスにジャンプす
るジャンプ命名を強制的(こ実行するーようにしたもの
である。これによりノログラムの任意部分の強制ループ
が可能となり、該ループ部分を繰返し観察することかで
きるようになる。
ブ[1グラム読出しのために指定されるアドレスとを比
較して、その結束双方のアドレスか一致した場合、前記
第1のアドレスに先行する第2のアドレスにジャンプす
るジャンプ命名を強制的(こ実行するーようにしたもの
である。これによりノログラムの任意部分の強制ループ
が可能となり、該ループ部分を繰返し観察することかで
きるようになる。
以下、この発明にかかる強制ループ回路を添付図面に示
す実施例にしたがって詳細に説明する。
す実施例にしたがって詳細に説明する。
第1図にこの発明にかかる強制ループ回路を具え1.:
?でりロコンピュータシステムの一部構成を示す。
?でりロコンピュータシステムの一部構成を示す。
第1図において、中央処理装置(以下CP Uとい°う
)10、アドレスデコーダ20、プログラムメモリ30
は一般的なマイクロ−1シピユータシステムの構成要素
であり、これらにこの発明にかかる強制ループ回路の構
成要素であるルーブーツ7トレス指定回路40、ジャン
プアドレス記憶レジスタ50、ジャンプ先アドレス、記
憶レジスタ60、ジャンプ命令用レジスタ70、アドレ
ス比較回路80およびアクせス制御部90かそれぞれデ
ータバスD B、コントロールハスC13、アドレスバ
スA’B等を介して適宜接続されている。
)10、アドレスデコーダ20、プログラムメモリ30
は一般的なマイクロ−1シピユータシステムの構成要素
であり、これらにこの発明にかかる強制ループ回路の構
成要素であるルーブーツ7トレス指定回路40、ジャン
プアドレス記憶レジスタ50、ジャンプ先アドレス、記
憶レジスタ60、ジャンプ命令用レジスタ70、アドレ
ス比較回路80およびアクせス制御部90かそれぞれデ
ータバスD B、コントロールハスC13、アドレスバ
スA’B等を介して適宜接続されている。
CPU10は図示しない演算回路、レジスタ、制御回路
等から構成され、通常プログラムメモリ30から与えら
れたプログラムに基づいて順次各種データ処理を実行す
る。プログラムメモリ30は不揮発性の半導体ROMで
あり、該メモリ30にはCPU10に所定の動作を行わ
せるための適宜なプログラムが後述する態様で予め記憶
されている。アドレスデコーダ20はCP L、+ 1
0力日らコント・ロールバスCBを介して送られてきた
ーlントロール信号、およびアドレスバスABをfrシ
て送られてきた読出しアドレス信号に基づき、11]グ
ラムメモリ30の読出しアドレス指定信号を形成し、こ
れをプログラムメモリ30の/ドレス喘−1′に適宜印
加することにより、プログラムメモリ30の読出し制御
を行うものである。ただし、後述する−17りレス制御
部90から読出し禁出信号NAが出力され、これをこの
アドレスデコーダ20が受(プた場合には、該アドレス
デコーダ20によるプログラムメモリ30の読出し制御
は禁止される。
等から構成され、通常プログラムメモリ30から与えら
れたプログラムに基づいて順次各種データ処理を実行す
る。プログラムメモリ30は不揮発性の半導体ROMで
あり、該メモリ30にはCPU10に所定の動作を行わ
せるための適宜なプログラムが後述する態様で予め記憶
されている。アドレスデコーダ20はCP L、+ 1
0力日らコント・ロールバスCBを介して送られてきた
ーlントロール信号、およびアドレスバスABをfrシ
て送られてきた読出しアドレス信号に基づき、11]グ
ラムメモリ30の読出しアドレス指定信号を形成し、こ
れをプログラムメモリ30の/ドレス喘−1′に適宜印
加することにより、プログラムメモリ30の読出し制御
を行うものである。ただし、後述する−17りレス制御
部90から読出し禁出信号NAが出力され、これをこの
アドレスデコーダ20が受(プた場合には、該アドレス
デコーダ20によるプログラムメモリ30の読出し制御
は禁止される。
ループアートレス指定回路40はジャンプアドレス記憶
レジスタ50およびジャンプ先アドレス記憶レジスタ6
0に後述するジャンプ命名に置換したいアl〜レスおよ
びジャンプ先アドレスをそれぞれ指定記憶さぼるもので
あり、例えば、アドレスビット分に相当する適宜なスイ
ッチ回路群により構成され、該スイッチ回路群を適宜操
作することにより、所望どするアドレスが一ト記レジス
タ50および60にそれf゛れセットされる。ジャンプ
アドレス記憶レジスタ50には上記ループアドレス指定
回路40の適宜な操作に基づいて、プUクラムメそり3
0に記憶されたプログラムの−うらジャンプ命令に置換
するプ1]ダラム部分の)lドレス(第2図参照)か一
時記憶される。ジャンプ先11−レス記憶レジスタ60
には、ループアドレス指定回路40の適宜な操作に基づ
いて、7 Llグラムメモリ30に記憶されたプログラ
ムにおいてジャンプ命名を実行する際のジャンゾ先ア[
−レス(第2図参照)が一時記憶される。ジャンプ命令
用レジスタ70にはオペレータの適宜な操作により、機
械語のジャンプ命令に相当するビット列か+j+−憶さ
れる。アドレス比較回路80はジャンプ命令を実行する
際にその動作が能動となり、ジャンプアドレス記憶レジ
スタ50より受入したジャンプアドレスと、CPU 1
0から受入したプログラムメモリ30続出し用のアドレ
スとを比較し、これらが一致した際、その旨を示す適宜
なアドレス一致信号FAをアクセス制御部90に印加す
るよ・う動作する。アクセス制御部90はコン1−〇−
ルハスCBを介してCPU 10から読出しアドレス有
効信号が加えられていて、かつト記アドレス比較回路8
0からアドレス一致信号FAが加えられた型合に、前述
した読出し禁出信号N△をアドレスデコーダ20に加え
て該アドレスデコーダ2 OF、:: J、るプログラ
ムメモリ30の読出し制御を禁止するとともに、ジャン
プ先アドレス記憶レジスタ60およびジャンプ命令用レ
ジスタ70にそれぞれ記憶させたジャンプ先アドレスお
よびジXlンブ命令二1−ドをCP U 10に取込む
よう動作する。これにより、CPU10はジャンプ命令
を実行する旨認知し、ジャンプ先アドレス記憶しノジス
タ70にセラ1−されたジX・ンブ先アドレスへのプロ
グラム飛び越しを行う。
レジスタ50およびジャンプ先アドレス記憶レジスタ6
0に後述するジャンプ命名に置換したいアl〜レスおよ
びジャンプ先アドレスをそれぞれ指定記憶さぼるもので
あり、例えば、アドレスビット分に相当する適宜なスイ
ッチ回路群により構成され、該スイッチ回路群を適宜操
作することにより、所望どするアドレスが一ト記レジス
タ50および60にそれf゛れセットされる。ジャンプ
アドレス記憶レジスタ50には上記ループアドレス指定
回路40の適宜な操作に基づいて、プUクラムメそり3
0に記憶されたプログラムの−うらジャンプ命令に置換
するプ1]ダラム部分の)lドレス(第2図参照)か一
時記憶される。ジャンプ先11−レス記憶レジスタ60
には、ループアドレス指定回路40の適宜な操作に基づ
いて、7 Llグラムメモリ30に記憶されたプログラ
ムにおいてジャンプ命名を実行する際のジャンゾ先ア[
−レス(第2図参照)が一時記憶される。ジャンプ命令
用レジスタ70にはオペレータの適宜な操作により、機
械語のジャンプ命令に相当するビット列か+j+−憶さ
れる。アドレス比較回路80はジャンプ命令を実行する
際にその動作が能動となり、ジャンプアドレス記憶レジ
スタ50より受入したジャンプアドレスと、CPU 1
0から受入したプログラムメモリ30続出し用のアドレ
スとを比較し、これらが一致した際、その旨を示す適宜
なアドレス一致信号FAをアクセス制御部90に印加す
るよ・う動作する。アクセス制御部90はコン1−〇−
ルハスCBを介してCPU 10から読出しアドレス有
効信号が加えられていて、かつト記アドレス比較回路8
0からアドレス一致信号FAが加えられた型合に、前述
した読出し禁出信号N△をアドレスデコーダ20に加え
て該アドレスデコーダ2 OF、:: J、るプログラ
ムメモリ30の読出し制御を禁止するとともに、ジャン
プ先アドレス記憶レジスタ60およびジャンプ命令用レ
ジスタ70にそれぞれ記憶させたジャンプ先アドレスお
よびジXlンブ命令二1−ドをCP U 10に取込む
よう動作する。これにより、CPU10はジャンプ命令
を実行する旨認知し、ジャンプ先アドレス記憶しノジス
タ70にセラ1−されたジX・ンブ先アドレスへのプロ
グラム飛び越しを行う。
次に第1図に示した実施例の具体動作例を第2図を参照
しながら説明する。
しながら説明する。
第2図は、プログラム飛しり30に記憶されたプログラ
ムかジャンプアドレス記憶レジスタ50にゼットされた
ジャンプア1−レスB1犬Sおよびジャンプ先アドレス
記憶レジスタ60にセラ1〜されたジVング先゛ノアト
レス[3R[に従い、ループしで実行されたことを図式
的に示した説明図である。
ムかジャンプアドレス記憶レジスタ50にゼットされた
ジャンプア1−レスB1犬Sおよびジャンプ先アドレス
記憶レジスタ60にセラ1〜されたジVング先゛ノアト
レス[3R[に従い、ループしで実行されたことを図式
的に示した説明図である。
この際、プログラムメモリ30の各+li+’! vS
領域のだ部に記したQa、la 、−・・、10 a
、−218−・・はプログラム飛七り30内の各記憶領
域の有する番地を示し、それぞれ0番地、1番地、・・
・、10番地、・・・21番地・・・に対応する。また
1番地分に相当する各記憶領域には機械8B命令に対応
するビット列が記憶されているとする。すなわら、第2
図においてプ〔1グラムはO番地Oaの命令から20番
地20aの命令までが順次実行された後、プログラムは
ジャンプ先アドレスBRL (11番地11a)にルー
プし、11番地11aの命令から20番地20aまでの
命令が再磨実行されたことになる。なお、第2図のよう
にプログラムが実行されるためには、ジャンプアドレス
記憶レジスタ50には21番地21aに相当するアドレ
ス(BH3〉、ジャンプ先アドレス記憶レジスタ70に
は11番地11aに相当するアドレス(B RL )が
ループアドレス指定回路00の適宜な操作によりセット
されている。
領域のだ部に記したQa、la 、−・・、10 a
、−218−・・はプログラム飛七り30内の各記憶領
域の有する番地を示し、それぞれ0番地、1番地、・・
・、10番地、・・・21番地・・・に対応する。また
1番地分に相当する各記憶領域には機械8B命令に対応
するビット列が記憶されているとする。すなわら、第2
図においてプ〔1グラムはO番地Oaの命令から20番
地20aの命令までが順次実行された後、プログラムは
ジャンプ先アドレスBRL (11番地11a)にルー
プし、11番地11aの命令から20番地20aまでの
命令が再磨実行されたことになる。なお、第2図のよう
にプログラムが実行されるためには、ジャンプアドレス
記憶レジスタ50には21番地21aに相当するアドレ
ス(BH3〉、ジャンプ先アドレス記憶レジスタ70に
は11番地11aに相当するアドレス(B RL )が
ループアドレス指定回路00の適宜な操作によりセット
されている。
まず、プログラムメモリ30からの通常の読出しがなさ
れた場合(ジャンプ命令か実行されない場合)の動作を
説明する。アドレス比較回路80により、CF)Ulo
の指定したアドレスくこの場合はO番地0a71J¥2
0番地20a>と、ジャンプアドレス記憶レジスタ50
にセットされたジャンファ]−レスBR8(この場合、
21番地21a)との比較が一命令実行ごとに順次行わ
れ、これらの71−レスが一致しないlζめ、アドレス
一致信号EミΔは77クセス制御部90に加えられない
。このため、アクセス制御部90はジャンプ先アドレス
記憶レジスタ60およびジャン1命令用レジスタ70か
らの読出し動作を禁止するとともに、アドレスデコーダ
20(一対しては読出し禁止信号NAを加える動作は行
わない。この結果、アトレスデ二l−夕20によるグロ
クンムメヒリ50からの読出し制御かCP U 10に
印加されたアドレスにしたかって逐次順序で行われる。
れた場合(ジャンプ命令か実行されない場合)の動作を
説明する。アドレス比較回路80により、CF)Ulo
の指定したアドレスくこの場合はO番地0a71J¥2
0番地20a>と、ジャンプアドレス記憶レジスタ50
にセットされたジャンファ]−レスBR8(この場合、
21番地21a)との比較が一命令実行ごとに順次行わ
れ、これらの71−レスが一致しないlζめ、アドレス
一致信号EミΔは77クセス制御部90に加えられない
。このため、アクセス制御部90はジャンプ先アドレス
記憶レジスタ60およびジャン1命令用レジスタ70か
らの読出し動作を禁止するとともに、アドレスデコーダ
20(一対しては読出し禁止信号NAを加える動作は行
わない。この結果、アトレスデ二l−夕20によるグロ
クンムメヒリ50からの読出し制御かCP U 10に
印加されたアドレスにしたかって逐次順序で行われる。
次に、ジャンプ命令か実行された場合の動作を説明する
。アドレス比較回路80により、CP LJloによる
プログラムメモリ30続出し用のアドレス(この場合、
21番地21a)とジャンプア(−レス記憶レジスタ5
0にセットされたジ(lンブアl−レス(21番地2]
a)との比較か行わね、これら双方のアドレスか一致す
るため、アドレス一致信号EAがアクセス、制御部90
に加えられる。
。アドレス比較回路80により、CP LJloによる
プログラムメモリ30続出し用のアドレス(この場合、
21番地21a)とジャンプア(−レス記憶レジスタ5
0にセットされたジ(lンブアl−レス(21番地2]
a)との比較か行わね、これら双方のアドレスか一致す
るため、アドレス一致信号EAがアクセス、制御部90
に加えられる。
これによりアクセス制御部90はアドレス−j”−1−
ダ20に対して続出し禁止信QN△を印加するとともに
、ジャンプ先アドレス記憶レジスタ60 Jjよびジャ
ンプ命令用レジスタ70にセラi〜されたジャンプ先ア
ドレスおよびジトンプ命令=−1−トを読出すよう動作
する。データバスI)Bを介してF記ジャンプ先アドレ
スおよびジ↑Iンプ命令ニー1−ドを取込んだCPU’
10はジャンプ命令を実行する旨認知し、ジャンプ先ア
ドレスB R1,、(この場合11番地11a)をアト
レースバスΔBにj:Aつ出す。
ダ20に対して続出し禁止信QN△を印加するとともに
、ジャンプ先アドレス記憶レジスタ60 Jjよびジャ
ンプ命令用レジスタ70にセラi〜されたジャンプ先ア
ドレスおよびジトンプ命令=−1−トを読出すよう動作
する。データバスI)Bを介してF記ジャンプ先アドレ
スおよびジ↑Iンプ命令ニー1−ドを取込んだCPU’
10はジャンプ命令を実行する旨認知し、ジャンプ先ア
ドレスB R1,、(この場合11番地11a)をアト
レースバスΔBにj:Aつ出す。
これにより、アドレス比較回路80に加えられるCPU
10によるプログラムメモリ30続出し用のアドレス
は11番地11aとなり、ジャンプアドレス記憶レジス
タ50にセラ1〜されたアドレスく21番地21a)と
一致しないため、アドレス一致信号E△はアクセス制御
部90に対してI]aえられなくなる。こ′のため、ア
クセス制御部90はアドレスデコーダ20に対して読出
し禁+h f”a QNΔを印加しなくなる。その結果
、アドレス1−1−ダ20によるグし1グラムメ七り3
0からの汲出し制御か該ジャンプ先アドレス(11番地
11a)から再び実行される。なお、ジャンプアドレス
記憶レジスタ50およびジャンプ先アドレス記憶レジス
タ60の記憶内容を変えない限り、上記ループを繰返し
行うことができる。
10によるプログラムメモリ30続出し用のアドレス
は11番地11aとなり、ジャンプアドレス記憶レジス
タ50にセラ1〜されたアドレスく21番地21a)と
一致しないため、アドレス一致信号E△はアクセス制御
部90に対してI]aえられなくなる。こ′のため、ア
クセス制御部90はアドレスデコーダ20に対して読出
し禁+h f”a QNΔを印加しなくなる。その結果
、アドレス1−1−ダ20によるグし1グラムメ七り3
0からの汲出し制御か該ジャンプ先アドレス(11番地
11a)から再び実行される。なお、ジャンプアドレス
記憶レジスタ50およびジャンプ先アドレス記憶レジス
タ60の記憶内容を変えない限り、上記ループを繰返し
行うことができる。
なお、上述した実施例の各構成要素は上記機能を達成で
きるものであれば、いかなるものを用いてもよい。特に
、ジャンプアドレスを指定する構成は上述した実施例の
ような構成を用いたものに限らず、CP U 10が直
接アクセスすることかできるレジスタを用いてソフトウ
ェアでアドレス指定する方法等、所望のアドレスを適宜
指定できるものであ□ればいかなる構成としてもよい。
きるものであれば、いかなるものを用いてもよい。特に
、ジャンプアドレスを指定する構成は上述した実施例の
ような構成を用いたものに限らず、CP U 10が直
接アクセスすることかできるレジスタを用いてソフトウ
ェアでアドレス指定する方法等、所望のアドレスを適宜
指定できるものであ□ればいかなる構成としてもよい。
以上説明したように、この発明のかかる強制ループ回路
によれば、ROMの内容を書き直さずに、該F< OM
に記憶させた任意部分の強il+ループを可能とし、繰
返し観測できるようにしたことから、1ミ直レージ」ン
およびデパック作業着が太幅に能率化される。
によれば、ROMの内容を書き直さずに、該F< OM
に記憶させた任意部分の強il+ループを可能とし、繰
返し観測できるようにしたことから、1ミ直レージ」ン
およびデパック作業着が太幅に能率化される。
第1図はこの発明にかかる倫制ループ回路を一般的な?
イクロコンピュータに適用した場合の一実施例構成を示
す図、第2図はこの発明にかかる強制ループ回路の動作
を説明するための説明図である。 10・・・CP U、20・・・アドレスデコーダ、3
0・・・ブロン“ラムメモリ、40・・・ループアドレ
ス指定回路、50・・・ジャンプアドレス記憶レジスタ
、60・・・ジャンプ先アドレス記憶レジスタ、70・
・・ジャンプ命令用レジスタ、80・・・アドレス比較
回路、90・・アクセス制御部。 出願人代理人 木 村 高 久
イクロコンピュータに適用した場合の一実施例構成を示
す図、第2図はこの発明にかかる強制ループ回路の動作
を説明するための説明図である。 10・・・CP U、20・・・アドレスデコーダ、3
0・・・ブロン“ラムメモリ、40・・・ループアドレ
ス指定回路、50・・・ジャンプアドレス記憶レジスタ
、60・・・ジャンプ先アドレス記憶レジスタ、70・
・・ジャンプ命令用レジスタ、80・・・アドレス比較
回路、90・・アクセス制御部。 出願人代理人 木 村 高 久
Claims (1)
- ジャンプ寸べき第1のアドレスを記憶する第1の一時記
憶手段と、前記第1のアドレスに先行する第2のアドレ
スを記憶する第2の一時記憶手段と、ジャンプ命令に対
応するビット列を記憶する第3の一時記憶手段と、前記
第1のアドレスと所定のプログラムを順次指定するため
のアドレスを逐次比較してこれらアドレスの内容が一致
したときにアドレス一致信号を出力するアドレス比較手
段と、前記アドレス一致信号に基づいて前記第2および
第3の一時記憶手段からのデータ読出しを実行し、前記
第2のアドレスヘジャンプするジャンプ命令を強制的に
実行する制御手段とを具えた強制ループ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095699A JPS58213353A (ja) | 1982-06-04 | 1982-06-04 | 強制ル−プ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095699A JPS58213353A (ja) | 1982-06-04 | 1982-06-04 | 強制ル−プ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58213353A true JPS58213353A (ja) | 1983-12-12 |
Family
ID=14144744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57095699A Pending JPS58213353A (ja) | 1982-06-04 | 1982-06-04 | 強制ル−プ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58213353A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS644844A (en) * | 1987-06-29 | 1989-01-10 | Hitachi Electronics | Debugging device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49107645A (ja) * | 1973-02-19 | 1974-10-12 | ||
JPS50105036A (ja) * | 1974-01-22 | 1975-08-19 | ||
JPS51142937A (en) * | 1975-06-03 | 1976-12-08 | Fujitsu Ltd | Data processor |
JPS5352328A (en) * | 1976-10-22 | 1978-05-12 | Nec Corp | Program correction system |
-
1982
- 1982-06-04 JP JP57095699A patent/JPS58213353A/ja active Pending
Patent Citations (4)
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