JPS58213353A - 強制ル−プ回路 - Google Patents
強制ル−プ回路Info
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- JPS58213353A JPS58213353A JP57095699A JP9569982A JPS58213353A JP S58213353 A JPS58213353 A JP S58213353A JP 57095699 A JP57095699 A JP 57095699A JP 9569982 A JP9569982 A JP 9569982A JP S58213353 A JPS58213353 A JP S58213353A
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- JP
- Japan
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- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンピュータ等のプログラムの任
意部分を強制的和ループさせ、所定の部分のプログラム
を繰返し実行させるようにした強制ループ回路に関する
。
意部分を強制的和ループさせ、所定の部分のプログラム
を繰返し実行させるようにした強制ループ回路に関する
。
一般に、マイクロコンビコータ等においてブｌコグラム
を走らせた場合、プログラムに対応する動作はほとんど
瞬時に実行されてしまうので、実時間実行におけるある
部分のプログラムの動作およびそれに付随する信号等を
観察したくても、タイミングよく観察することは困難で
あった。またプログラムが走るのはほとんど一度のみな
ので繰返し観察することはむずかしかった。これは特に
、プログラムがＲＯＭ（リード・オンリー・メモリ）に
記憶されている場合において顕著なものとなった。
を走らせた場合、プログラムに対応する動作はほとんど
瞬時に実行されてしまうので、実時間実行におけるある
部分のプログラムの動作およびそれに付随する信号等を
観察したくても、タイミングよく観察することは困難で
あった。またプログラムが走るのはほとんど一度のみな
ので繰返し観察することはむずかしかった。これは特に
、プログラムがＲＯＭ（リード・オンリー・メモリ）に
記憶されている場合において顕著なものとなった。
この発明は上記実情に鑑みてなされたものであり、プロ
グラムの内容を書き換えずに、上記プログラムの任意部
分を強制的にループさせることにより、該任意部分のプ
ログラムを繰返し実行できるようにした強制ループ回路
を提供することを目的とする。
グラムの内容を書き換えずに、上記プログラムの任意部
分を強制的にループさせることにより、該任意部分のプ
ログラムを繰返し実行できるようにした強制ループ回路
を提供することを目的とする。
すなわらこの発明（Ｊ、予設定された第１の７ドレスと
ブ［１グラム読出しのために指定されるアドレスとを比
較して、その結束双方のアドレスか一致した場合、前記
第１のアドレスに先行する第２のアドレスにジャンプす
るジャンプ命名を強制的（こ実行するーようにしたもの
である。これによりノログラムの任意部分の強制ループ
が可能となり、該ループ部分を繰返し観察することかで
きるようになる。
ブ［１グラム読出しのために指定されるアドレスとを比
較して、その結束双方のアドレスか一致した場合、前記
第１のアドレスに先行する第２のアドレスにジャンプす
るジャンプ命名を強制的（こ実行するーようにしたもの
である。これによりノログラムの任意部分の強制ループ
が可能となり、該ループ部分を繰返し観察することかで
きるようになる。
以下、この発明にかかる強制ループ回路を添付図面に示
す実施例にしたがって詳細に説明する。
す実施例にしたがって詳細に説明する。
第１図にこの発明にかかる強制ループ回路を具え１．：
？でりロコンピュータシステムの一部構成を示す。
？でりロコンピュータシステムの一部構成を示す。
第１図において、中央処理装置（以下ＣＰ Ｕとい°う
）１０、アドレスデコーダ２０、プログラムメモリ３０
は一般的なマイクロ−１シピユータシステムの構成要素
であり、これらにこの発明にかかる強制ループ回路の構
成要素であるルーブーツ７トレス指定回路４０、ジャン
プアドレス記憶レジスタ５０、ジャンプ先アドレス、記
憶レジスタ６０、ジャンプ命令用レジスタ７０、アドレ
ス比較回路８０およびアクせス制御部９０かそれぞれデ
ータバスＤ Ｂ、コントロールハスＣ１３、アドレスバ
スＡ’Ｂ等を介して適宜接続されている。
）１０、アドレスデコーダ２０、プログラムメモリ３０
は一般的なマイクロ−１シピユータシステムの構成要素
であり、これらにこの発明にかかる強制ループ回路の構
成要素であるルーブーツ７トレス指定回路４０、ジャン
プアドレス記憶レジスタ５０、ジャンプ先アドレス、記
憶レジスタ６０、ジャンプ命令用レジスタ７０、アドレ
ス比較回路８０およびアクせス制御部９０かそれぞれデ
ータバスＤ Ｂ、コントロールハスＣ１３、アドレスバ
スＡ’Ｂ等を介して適宜接続されている。
ＣＰＵ１０は図示しない演算回路、レジスタ、制御回路
等から構成され、通常プログラムメモリ３０から与えら
れたプログラムに基づいて順次各種データ処理を実行す
る。プログラムメモリ３０は不揮発性の半導体ＲＯＭで
あり、該メモリ３０にはＣＰＵ１０に所定の動作を行わ
せるための適宜なプログラムが後述する態様で予め記憶
されている。アドレスデコーダ２０はＣＰ Ｌ、＋ １
０力日らコント・ロールバスＣＢを介して送られてきた
ーｌントロール信号、およびアドレスバスＡＢをｆｒシ
て送られてきた読出しアドレス信号に基づき、１１］グ
ラムメモリ３０の読出しアドレス指定信号を形成し、こ
れをプログラムメモリ３０の／ドレス喘−１′に適宜印
加することにより、プログラムメモリ３０の読出し制御
を行うものである。ただし、後述する−１７りレス制御
部９０から読出し禁出信号ＮＡが出力され、これをこの
アドレスデコーダ２０が受（プた場合には、該アドレス
デコーダ２０によるプログラムメモリ３０の読出し制御
は禁止される。
等から構成され、通常プログラムメモリ３０から与えら
れたプログラムに基づいて順次各種データ処理を実行す
る。プログラムメモリ３０は不揮発性の半導体ＲＯＭで
あり、該メモリ３０にはＣＰＵ１０に所定の動作を行わ
せるための適宜なプログラムが後述する態様で予め記憶
されている。アドレスデコーダ２０はＣＰ Ｌ、＋ １
０力日らコント・ロールバスＣＢを介して送られてきた
ーｌントロール信号、およびアドレスバスＡＢをｆｒシ
て送られてきた読出しアドレス信号に基づき、１１］グ
ラムメモリ３０の読出しアドレス指定信号を形成し、こ
れをプログラムメモリ３０の／ドレス喘−１′に適宜印
加することにより、プログラムメモリ３０の読出し制御
を行うものである。ただし、後述する−１７りレス制御
部９０から読出し禁出信号ＮＡが出力され、これをこの
アドレスデコーダ２０が受（プた場合には、該アドレス
デコーダ２０によるプログラムメモリ３０の読出し制御
は禁止される。
ループアートレス指定回路４０はジャンプアドレス記憶
レジスタ５０およびジャンプ先アドレス記憶レジスタ６
０に後述するジャンプ命名に置換したいアｌ〜レスおよ
びジャンプ先アドレスをそれぞれ指定記憶さぼるもので
あり、例えば、アドレスビット分に相当する適宜なスイ
ッチ回路群により構成され、該スイッチ回路群を適宜操
作することにより、所望どするアドレスが一ト記レジス
タ５０および６０にそれｆ゛れセットされる。ジャンプ
アドレス記憶レジスタ５０には上記ループアドレス指定
回路４０の適宜な操作に基づいて、プＵクラムメそり３
０に記憶されたプログラムの−うらジャンプ命令に置換
するプ１］ダラム部分の）ｌドレス（第２図参照）か一
時記憶される。ジャンプ先１１−レス記憶レジスタ６０
には、ループアドレス指定回路４０の適宜な操作に基づ
いて、７ Ｌｌグラムメモリ３０に記憶されたプログラ
ムにおいてジャンプ命名を実行する際のジャンゾ先ア［
−レス（第２図参照）が一時記憶される。ジャンプ命令
用レジスタ７０にはオペレータの適宜な操作により、機
械語のジャンプ命令に相当するビット列か＋ｊ＋−憶さ
れる。アドレス比較回路８０はジャンプ命令を実行する
際にその動作が能動となり、ジャンプアドレス記憶レジ
スタ５０より受入したジャンプアドレスと、ＣＰＵ １
０から受入したプログラムメモリ３０続出し用のアドレ
スとを比較し、これらが一致した際、その旨を示す適宜
なアドレス一致信号ＦＡをアクセス制御部９０に印加す
るよ・う動作する。アクセス制御部９０はコン１−〇−
ルハスＣＢを介してＣＰＵ １０から読出しアドレス有
効信号が加えられていて、かつト記アドレス比較回路８
０からアドレス一致信号ＦＡが加えられた型合に、前述
した読出し禁出信号Ｎ△をアドレスデコーダ２０に加え
て該アドレスデコーダ２ ＯＦ、：： Ｊ、るプログラ
ムメモリ３０の読出し制御を禁止するとともに、ジャン
プ先アドレス記憶レジスタ６０およびジャンプ命令用レ
ジスタ７０にそれぞれ記憶させたジャンプ先アドレスお
よびジＸｌンブ命令二１−ドをＣＰ Ｕ １０に取込む
よう動作する。これにより、ＣＰＵ１０はジャンプ命令
を実行する旨認知し、ジャンプ先アドレス記憶しノジス
タ７０にセラ１−されたジＸ・ンブ先アドレスへのプロ
グラム飛び越しを行う。
レジスタ５０およびジャンプ先アドレス記憶レジスタ６
０に後述するジャンプ命名に置換したいアｌ〜レスおよ
びジャンプ先アドレスをそれぞれ指定記憶さぼるもので
あり、例えば、アドレスビット分に相当する適宜なスイ
ッチ回路群により構成され、該スイッチ回路群を適宜操
作することにより、所望どするアドレスが一ト記レジス
タ５０および６０にそれｆ゛れセットされる。ジャンプ
アドレス記憶レジスタ５０には上記ループアドレス指定
回路４０の適宜な操作に基づいて、プＵクラムメそり３
０に記憶されたプログラムの−うらジャンプ命令に置換
するプ１］ダラム部分の）ｌドレス（第２図参照）か一
時記憶される。ジャンプ先１１−レス記憶レジスタ６０
には、ループアドレス指定回路４０の適宜な操作に基づ
いて、７ Ｌｌグラムメモリ３０に記憶されたプログラ
ムにおいてジャンプ命名を実行する際のジャンゾ先ア［
−レス（第２図参照）が一時記憶される。ジャンプ命令
用レジスタ７０にはオペレータの適宜な操作により、機
械語のジャンプ命令に相当するビット列か＋ｊ＋−憶さ
れる。アドレス比較回路８０はジャンプ命令を実行する
際にその動作が能動となり、ジャンプアドレス記憶レジ
スタ５０より受入したジャンプアドレスと、ＣＰＵ １
０から受入したプログラムメモリ３０続出し用のアドレ
スとを比較し、これらが一致した際、その旨を示す適宜
なアドレス一致信号ＦＡをアクセス制御部９０に印加す
るよ・う動作する。アクセス制御部９０はコン１−〇−
ルハスＣＢを介してＣＰＵ １０から読出しアドレス有
効信号が加えられていて、かつト記アドレス比較回路８
０からアドレス一致信号ＦＡが加えられた型合に、前述
した読出し禁出信号Ｎ△をアドレスデコーダ２０に加え
て該アドレスデコーダ２ ＯＦ、：： Ｊ、るプログラ
ムメモリ３０の読出し制御を禁止するとともに、ジャン
プ先アドレス記憶レジスタ６０およびジャンプ命令用レ
ジスタ７０にそれぞれ記憶させたジャンプ先アドレスお
よびジＸｌンブ命令二１−ドをＣＰ Ｕ １０に取込む
よう動作する。これにより、ＣＰＵ１０はジャンプ命令
を実行する旨認知し、ジャンプ先アドレス記憶しノジス
タ７０にセラ１−されたジＸ・ンブ先アドレスへのプロ
グラム飛び越しを行う。
次に第１図に示した実施例の具体動作例を第２図を参照
しながら説明する。
しながら説明する。
第２図は、プログラム飛しり３０に記憶されたプログラ
ムかジャンプアドレス記憶レジスタ５０にゼットされた
ジャンプア１−レスＢ１犬Ｓおよびジャンプ先アドレス
記憶レジスタ６０にセラ１〜されたジＶング先゛ノアト
レス［３Ｒ［に従い、ループしで実行されたことを図式
的に示した説明図である。
ムかジャンプアドレス記憶レジスタ５０にゼットされた
ジャンプア１−レスＢ１犬Ｓおよびジャンプ先アドレス
記憶レジスタ６０にセラ１〜されたジＶング先゛ノアト
レス［３Ｒ［に従い、ループしで実行されたことを図式
的に示した説明図である。
この際、プログラムメモリ３０の各＋ｌｉ＋’！ ｖＳ
領域のだ部に記したＱａ、ｌａ 、−・・、１０ ａ
、−２１８−・・はプログラム飛七り３０内の各記憶領
域の有する番地を示し、それぞれ０番地、１番地、・・
・、１０番地、・・・２１番地・・・に対応する。また
１番地分に相当する各記憶領域には機械８Ｂ命令に対応
するビット列が記憶されているとする。すなわら、第２
図においてプ〔１グラムはＯ番地Ｏａの命令から２０番
地２０ａの命令までが順次実行された後、プログラムは
ジャンプ先アドレスＢＲＬ （１１番地１１ａ）にルー
プし、１１番地１１ａの命令から２０番地２０ａまでの
命令が再磨実行されたことになる。なお、第２図のよう
にプログラムが実行されるためには、ジャンプアドレス
記憶レジスタ５０には２１番地２１ａに相当するアドレ
ス（ＢＨ３〉、ジャンプ先アドレス記憶レジスタ７０に
は１１番地１１ａに相当するアドレス（Ｂ ＲＬ ）が
ループアドレス指定回路００の適宜な操作によりセット
されている。
領域のだ部に記したＱａ、ｌａ 、−・・、１０ ａ
、−２１８−・・はプログラム飛七り３０内の各記憶領
域の有する番地を示し、それぞれ０番地、１番地、・・
・、１０番地、・・・２１番地・・・に対応する。また
１番地分に相当する各記憶領域には機械８Ｂ命令に対応
するビット列が記憶されているとする。すなわら、第２
図においてプ〔１グラムはＯ番地Ｏａの命令から２０番
地２０ａの命令までが順次実行された後、プログラムは
ジャンプ先アドレスＢＲＬ （１１番地１１ａ）にルー
プし、１１番地１１ａの命令から２０番地２０ａまでの
命令が再磨実行されたことになる。なお、第２図のよう
にプログラムが実行されるためには、ジャンプアドレス
記憶レジスタ５０には２１番地２１ａに相当するアドレ
ス（ＢＨ３〉、ジャンプ先アドレス記憶レジスタ７０に
は１１番地１１ａに相当するアドレス（Ｂ ＲＬ ）が
ループアドレス指定回路００の適宜な操作によりセット
されている。
まず、プログラムメモリ３０からの通常の読出しがなさ
れた場合（ジャンプ命令か実行されない場合）の動作を
説明する。アドレス比較回路８０により、ＣＦ）Ｕｌｏ
の指定したアドレスくこの場合はＯ番地０ａ７１Ｊ￥２
０番地２０ａ＞と、ジャンプアドレス記憶レジスタ５０
にセットされたジャンファ］−レスＢＲ８（この場合、
２１番地２１ａ）との比較が一命令実行ごとに順次行わ
れ、これらの７１−レスが一致しないｌζめ、アドレス
一致信号ＥミΔは７７クセス制御部９０に加えられない
。このため、アクセス制御部９０はジャンプ先アドレス
記憶レジスタ６０およびジャン１命令用レジスタ７０か
らの読出し動作を禁止するとともに、アドレスデコーダ
２０（一対しては読出し禁止信号ＮＡを加える動作は行
わない。この結果、アトレスデ二ｌ−夕２０によるグロ
クンムメヒリ５０からの読出し制御かＣＰ Ｕ １０に
印加されたアドレスにしたかって逐次順序で行われる。
れた場合（ジャンプ命令か実行されない場合）の動作を
説明する。アドレス比較回路８０により、ＣＦ）Ｕｌｏ
の指定したアドレスくこの場合はＯ番地０ａ７１Ｊ￥２
０番地２０ａ＞と、ジャンプアドレス記憶レジスタ５０
にセットされたジャンファ］−レスＢＲ８（この場合、
２１番地２１ａ）との比較が一命令実行ごとに順次行わ
れ、これらの７１−レスが一致しないｌζめ、アドレス
一致信号ＥミΔは７７クセス制御部９０に加えられない
。このため、アクセス制御部９０はジャンプ先アドレス
記憶レジスタ６０およびジャン１命令用レジスタ７０か
らの読出し動作を禁止するとともに、アドレスデコーダ
２０（一対しては読出し禁止信号ＮＡを加える動作は行
わない。この結果、アトレスデ二ｌ−夕２０によるグロ
クンムメヒリ５０からの読出し制御かＣＰ Ｕ １０に
印加されたアドレスにしたかって逐次順序で行われる。
次に、ジャンプ命令か実行された場合の動作を説明する
。アドレス比較回路８０により、ＣＰ ＬＪｌｏによる
プログラムメモリ３０続出し用のアドレス（この場合、
２１番地２１ａ）とジャンプア（−レス記憶レジスタ５
０にセットされたジ（ｌンブアｌ−レス（２１番地２］
ａ）との比較か行わね、これら双方のアドレスか一致す
るため、アドレス一致信号ＥＡがアクセス、制御部９０
に加えられる。
。アドレス比較回路８０により、ＣＰ ＬＪｌｏによる
プログラムメモリ３０続出し用のアドレス（この場合、
２１番地２１ａ）とジャンプア（−レス記憶レジスタ５
０にセットされたジ（ｌンブアｌ−レス（２１番地２］
ａ）との比較か行わね、これら双方のアドレスか一致す
るため、アドレス一致信号ＥＡがアクセス、制御部９０
に加えられる。
これによりアクセス制御部９０はアドレス−ｊ”−１−
ダ２０に対して続出し禁止信ＱＮ△を印加するとともに
、ジャンプ先アドレス記憶レジスタ６０ Ｊｊよびジャ
ンプ命令用レジスタ７０にセラｉ〜されたジャンプ先ア
ドレスおよびジトンプ命令＝−１−トを読出すよう動作
する。データバスＩ）Ｂを介してＦ記ジャンプ先アドレ
スおよびジ↑Ｉンプ命令ニー１−ドを取込んだＣＰＵ’
１０はジャンプ命令を実行する旨認知し、ジャンプ先ア
ドレスＢ Ｒ１，、（この場合１１番地１１ａ）をアト
レースバスΔＢにｊ：Ａつ出す。
ダ２０に対して続出し禁止信ＱＮ△を印加するとともに
、ジャンプ先アドレス記憶レジスタ６０ Ｊｊよびジャ
ンプ命令用レジスタ７０にセラｉ〜されたジャンプ先ア
ドレスおよびジトンプ命令＝−１−トを読出すよう動作
する。データバスＩ）Ｂを介してＦ記ジャンプ先アドレ
スおよびジ↑Ｉンプ命令ニー１−ドを取込んだＣＰＵ’
１０はジャンプ命令を実行する旨認知し、ジャンプ先ア
ドレスＢ Ｒ１，、（この場合１１番地１１ａ）をアト
レースバスΔＢにｊ：Ａつ出す。
これにより、アドレス比較回路８０に加えられるＣＰＵ
１０によるプログラムメモリ３０続出し用のアドレス
は１１番地１１ａとなり、ジャンプアドレス記憶レジス
タ５０にセラ１〜されたアドレスく２１番地２１ａ）と
一致しないため、アドレス一致信号Ｅ△はアクセス制御
部９０に対してＩ］ａえられなくなる。こ′のため、ア
クセス制御部９０はアドレスデコーダ２０に対して読出
し禁＋ｈ ｆ”ａ ＱＮΔを印加しなくなる。その結果
、アドレス１−１−ダ２０によるグし１グラムメ七り３
０からの汲出し制御か該ジャンプ先アドレス（１１番地
１１ａ）から再び実行される。なお、ジャンプアドレス
記憶レジスタ５０およびジャンプ先アドレス記憶レジス
タ６０の記憶内容を変えない限り、上記ループを繰返し
行うことができる。
１０によるプログラムメモリ３０続出し用のアドレス
は１１番地１１ａとなり、ジャンプアドレス記憶レジス
タ５０にセラ１〜されたアドレスく２１番地２１ａ）と
一致しないため、アドレス一致信号Ｅ△はアクセス制御
部９０に対してＩ］ａえられなくなる。こ′のため、ア
クセス制御部９０はアドレスデコーダ２０に対して読出
し禁＋ｈ ｆ”ａ ＱＮΔを印加しなくなる。その結果
、アドレス１−１−ダ２０によるグし１グラムメ七り３
０からの汲出し制御か該ジャンプ先アドレス（１１番地
１１ａ）から再び実行される。なお、ジャンプアドレス
記憶レジスタ５０およびジャンプ先アドレス記憶レジス
タ６０の記憶内容を変えない限り、上記ループを繰返し
行うことができる。
なお、上述した実施例の各構成要素は上記機能を達成で
きるものであれば、いかなるものを用いてもよい。特に
、ジャンプアドレスを指定する構成は上述した実施例の
ような構成を用いたものに限らず、ＣＰ Ｕ １０が直
接アクセスすることかできるレジスタを用いてソフトウ
ェアでアドレス指定する方法等、所望のアドレスを適宜
指定できるものであ□ればいかなる構成としてもよい。
きるものであれば、いかなるものを用いてもよい。特に
、ジャンプアドレスを指定する構成は上述した実施例の
ような構成を用いたものに限らず、ＣＰ Ｕ １０が直
接アクセスすることかできるレジスタを用いてソフトウ
ェアでアドレス指定する方法等、所望のアドレスを適宜
指定できるものであ□ればいかなる構成としてもよい。
以上説明したように、この発明のかかる強制ループ回路
によれば、ＲＯＭの内容を書き直さずに、該Ｆ＜ ＯＭ
に記憶させた任意部分の強ｉｌ＋ループを可能とし、繰
返し観測できるようにしたことから、１ミ直レージ」ン
およびデパック作業着が太幅に能率化される。
によれば、ＲＯＭの内容を書き直さずに、該Ｆ＜ ＯＭ
に記憶させた任意部分の強ｉｌ＋ループを可能とし、繰
返し観測できるようにしたことから、１ミ直レージ」ン
およびデパック作業着が太幅に能率化される。
第１図はこの発明にかかる倫制ループ回路を一般的な？
イクロコンピュータに適用した場合の一実施例構成を示
す図、第２図はこの発明にかかる強制ループ回路の動作
を説明するための説明図である。 １０・・・ＣＰ Ｕ、２０・・・アドレスデコーダ、３
０・・・ブロン“ラムメモリ、４０・・・ループアドレ
ス指定回路、５０・・・ジャンプアドレス記憶レジスタ
、６０・・・ジャンプ先アドレス記憶レジスタ、７０・
・・ジャンプ命令用レジスタ、８０・・・アドレス比較
回路、９０・・アクセス制御部。 出願人代理人 木 村 高 久
イクロコンピュータに適用した場合の一実施例構成を示
す図、第２図はこの発明にかかる強制ループ回路の動作
を説明するための説明図である。 １０・・・ＣＰ Ｕ、２０・・・アドレスデコーダ、３
０・・・ブロン“ラムメモリ、４０・・・ループアドレ
ス指定回路、５０・・・ジャンプアドレス記憶レジスタ
、６０・・・ジャンプ先アドレス記憶レジスタ、７０・
・・ジャンプ命令用レジスタ、８０・・・アドレス比較
回路、９０・・アクセス制御部。 出願人代理人 木 村 高 久
Claims (1)
- ジャンプ寸べき第１のアドレスを記憶する第１の一時記
憶手段と、前記第１のアドレスに先行する第２のアドレ
スを記憶する第２の一時記憶手段と、ジャンプ命令に対
応するビット列を記憶する第３の一時記憶手段と、前記
第１のアドレスと所定のプログラムを順次指定するため
のアドレスを逐次比較してこれらアドレスの内容が一致
したときにアドレス一致信号を出力するアドレス比較手
段と、前記アドレス一致信号に基づいて前記第２および
第３の一時記憶手段からのデータ読出しを実行し、前記
第２のアドレスヘジャンプするジャンプ命令を強制的に
実行する制御手段とを具えた強制ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095699A JPS58213353A (ja) | 1982-06-04 | 1982-06-04 | 強制ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095699A JPS58213353A (ja) | 1982-06-04 | 1982-06-04 | 強制ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213353A true JPS58213353A (ja) | 1983-12-12 |
Family
ID=14144744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095699A Pending JPS58213353A (ja) | 1982-06-04 | 1982-06-04 | 強制ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644844A (en) * | 1987-06-29 | 1989-01-10 | Hitachi Electronics | Debugging device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49107645A (ja) * | 1973-02-19 | 1974-10-12 | ||
| JPS50105036A (ja) * | 1974-01-22 | 1975-08-19 | ||
| JPS51142937A (en) * | 1975-06-03 | 1976-12-08 | Fujitsu Ltd | Data processor |
| JPS5352328A (en) * | 1976-10-22 | 1978-05-12 | Nec Corp | Program correction system |
-
1982
- 1982-06-04 JP JP57095699A patent/JPS58213353A/ja active Pending
Patent Citations (4)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644844A (en) * | 1987-06-29 | 1989-01-10 | Hitachi Electronics | Debugging device |
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