JPS63284644A - 命令アドレス出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータの命令アドレス出力回
路に関するものである。

従来の技術 従来、マイクロコンピュータのデバッグ装置には、プロ
グラムデバッグ等を行う際に使用してプログラムの走行
軌跡を記憶する命令アドレストレース回路が使用されて
いる。従来の命令アドレストレース回路には、マイクロ
プロセッサが命令をフェッチする毎にそのアドレスをメ
モリに記憶するものと、命令のアドレスは分岐命令を実
行しないかぎり単純増加するだけであるという点に注目
し、分岐命令実行時にその分岐命令のアドレスと分岐先
の命令アドレスのみをメモリに記憶するものがある（例
えば、特開昭５９−９９５７号公報）。両者を比較した
場合、後者はトレースメモリの容量が少量でよいという
利点を持っている。

また、近年のマイクロコンピュータには命令を格納する
キャッシュメモリを内蔵するものが出現している。キャ
ッシュメモリを内蔵する従来のマイクロコンピュータは
、キャッシュがヒツトした場合外部メモリから命令をフ
ェッチしない。したがって、デバッグ装置が命令アドレ
ストレースを行う時には、内蔵キャッシュメモリを使用
禁止状態にしなければならない（例えば、モトローラｌ
Ｉ　ｎｃ、、ｒＭｃ６８０２０ユーザーズ・マニュアル
」、（昭６１．１．２０）、Ｐ２Ｏ）。

第２図はこの従来のマイクロコンピュータの命令アドレ
ス出力回路のブロック図であり、１は命令を格納するキ
ャッシュメモリ、３０はキャッシュ制御手段、４は実行
している命令のアドレスを保持するプログラムカウンタ
、５０は外部メモリのリード／ライトを行うバス制御手
段、６は先読みする命令のアドレスを保持するブリフェ
ッチカウンタ、７は分岐命令の分岐先アドレスを生成す
るアドレス生成手段、９は命令実行手段、２０はキャッ
シュメモリ使用禁止フラグである。

以上のように構成された従来の命令アドレス出力回路の
動作について説明する。

まず、キャッシュ使用禁止フラグ２０がセットされてお
らず、分岐命令以外の命令を実行する時の動作について
説明する。

ブリフェッチカウンタ６が出力する命令フェッチアドレ
ス６１の命令がキャッシュメモリ１に格納されている時
は、キャッシュメモリ１から命令がバス９１に出力され
、命令実行手段９によって実行される。但し、命令実行
手段９は複数の命令を一次的に保持する命令バッファを
持っているため、バス９１に出力された命令がすぐに実
行されるとはかぎらない。この時バス制御手段５０はア
ドレスバス５１及びステータス５２に信号を出力しない
。また、ブリフェッチカウンタ６は命令が命令実行手段
９によって受は取られた時点で次の命令をフェッチする
ために命令実行手段９に受は取られた命令のサイズだけ
インクリメントされ、プログラムカウンタ４は命令の実
行が完了した時点で実行された命令のサイズだけインク
リメントされる。

ブリフェッチカウンタ６が出力する命令フェッチアドレ
ス６１の命令がキャッシュメモリ１に格納されていない
時は、キャッシュメモリ１がらミスヒツト信号１１がキ
ャッシュ制御手段３０に出力され、キャッシュ制御手段
３０は命令フェッチ要求信号３１をバス制御手段５０に
出力する。バス制御手段５０はブリフェッチカウンタ６
が出力する命令フェッチアドレス６１をアドレスバス５
１に出力し、命令をフェッチすることを示す信号をステ
ータス５２に出力して外部メモリから命令をフェッチす
る。命令フェッチが完了した時点で、命令フェッチ完了
信号５１が出力されるとともに命令がバス９１に出力さ
れる。命令実行手段９はバス９１に出力された命令を受
は取り実行し、キャッシュ制御手段３０はキャッシュ更
新要求信号３２を出力して、バス９１上の命令をキャッ
シュメモリ１に格納する。

次にキャッシュ禁止フラグ２０は同様にセットされてお
らず、分岐命令を実行する時の動作について説明する。

命令実行手段９で分岐命令が実行されると、まず、分岐
先アドレスセット信号９３が出力され、アドレス生成手
段７によって出力された分岐先アドレス７１がブリフェ
ッチカウンタ６とプログラムカウンタ４にセットされる
。ブリフェッチカランタ６が出力する命令フェッチアド
レス６１、すなわち分岐先アドレスの命令がキャッシュ
メモリ１に格納されている時は、キャッシュメモリ１が
ら分岐先の命令がバス９１に出力され、命令実行手段９
によって受は取られて実行される。この時バス制御手段
５０はアドレスバス５１及びステータス５２に信号を出
力しない。

ブリフェッチカウンタ６が出力する命令フェッチアドレ
ス６１、すなわち分岐先アドレスの命令がキャッシュメ
モリ１に格納されていない時は、キャッシュメモリ１か
らミスヒツト信号１１がキャッシュ制御手段３０に出力
され、キャッシュ制御手段３０は命令フェッチ要求信号
３１をバス制御手段５０に出力する。バス制御手段５０
はブリフェッチカウンタ６が出力する命令フェッチアド
レス６１をアドレスバス５１に出力し、命令をフェッチ
することを示す信号をステータス５２に出力して外部メ
モリから分岐先の命令をフェッチする。命令フェッチが
完了した時点で、命令フェッチ完了信号５１が出力され
るとともに命令がバー　６　＝ ス９１に出力される。命令実行手段９はバス９１に出力
された命令を受は取って実行し、キャッシュ制御手段３
０はキャッシュ更新要求信号３２を出力して、バス９１
上の命令をキャッシュメモリ１に格納する。

次に、キャッシュ使用禁止フラグ２ｏがセットされてい
る時の動作について説明する。この時は、ブリフェッチ
カウンタ６が出力する命令フェッチアドレス６１の命令
がキャッシュメモリ１に格納されている、いないにがが
わらず、キャッシュ制御手段３０は命令フェッチ要求信
号３１をバス制御手段５０に出力する。したがって、常
に命令は外部メモリからフェッチされ、その度に命令フ
ェッチアドレス６１がアドレスバス５１に、命令フェッ
チを示す信号がステータス５２にバス制御手段５０によ
って出力される。しがし、キャッシュ制御手段３０はキ
ャッシュ更新要求信号３２を出力せず、フェッチされた
命令はキャッシュメモリ１に格納されない。

発明が解決しようとする問題点 しかしながら上記のような構成では、キャッシュ使用禁
止フラグがセットされている時は、すべての命令フェッ
チを外部メモリから行うため、マイクロコンピュータが
内蔵キャッシュ使用可能状態で実時間動作する時と動作
が大きく異なるという問題点を有しており、デバッグ装
置で正常動作したマイクロコンピュータシステムが、実
際のマイクロコンピュータを実装すると正常動作しない
という現象が発生する可能性があった。

本発明はかかる点に鑑み、内蔵キャッシュメモリを使用
禁止状態にすることなく、命令アドレストレースを可能
にするマイクロコンピュータの命令アドレス出力回路を
提供することを目的とする。

問題点を解決するための手段 本発明は命令を格納するキャッシュメモリと、分岐命令
のアドレス出力を示すフラグと、前記フラグがセットさ
れており、且つ分岐命令が実行された時前記キャッシュ
メモリの使用を禁止するキャッシュ制御手段と、実行し
ている命令のアドレスを保持するプログラムカウンタと
、前言芦フラグがセットされており、且つ分岐命令が実
行された時前記プログラムカウンタの値と前記プログラ
ムカウンタの値を出力していることを示す信号を出力す
るバス制御手段と、分岐命令の実行を示す信号を出力す
る命令実行手段とを備えた命令アドレス出力回路である
。

作用 本発明は前記した構成により、分岐命令のアドレス出力
を示すフラグがセットされている時、分岐命令を実行す
ると、その時のプログラムカウンタの値、すなわち実行
された分岐命令のアドレスを出力し、その後に分岐先命
令を外部メモリからフェッチする。

したがって、デバッグ装置は出力された分岐命令のアド
レスと、分岐先命令フェッチする時のアドレスをトレー
スメモリに記憶することによって、内蔵キャッシュメモ
リを完全に使用禁止状態にすることなく、命令アドレス
トレースを行うことができる。

実施例 第１図は本発明の一実施例における命令アドレス出力回
路のブロック図を示すのもである。第一図に於いて、１
は命令を格納するキャッシュメモリ、２は分岐命令のア
ドレス出力を示す分岐アドレス出力フラグ、３はキャッ
シュ制御手段、４は実行している命令のアドレスを保持
するプログラムカウンタ、５は外部メモリのり一ド／ラ
イトを行うバス制御手段、６は先読みする命令のアドレ
スを保持するブリフェッチカウンタ、７は分岐命令の分
岐先アドレスを生成するアドレス生成手段、９は命令実
行手段である。

以上のように構成された本実施例の命令アドレス出力回
路について、以下その動作を説明する。

まず、分岐アドレス出力フラグ２がセットされていない
時の動作は、従来の命令アドレス出力回路のキャッシュ
使用禁止フラグがセットされていない時の動作とまった
く同じである。

次に、分岐アドレス出力フラグ２がセットされている時
の動作について説明する。

分岐命令以外の命令を実行する時の動作については、分
岐アドレス出力フラグ２がセットされていない時、すな
わち、従来の命令アドレス出力回路のキャッシュ使用禁
止フラグがセットされていない時の動作とまった（同じ
である。

分岐命令が命令実行手段９で実行される七、まず、分岐
命令実行信号９２が出力され、バス制御手段５はプログ
ラムカウンタ４が出力する実行命令アドレス、すなわち
分岐命令のアドレスをアドレスバス５１に、分岐命令ア
ドレスを出力していることを示す信号をステータス５２
に出力する。

続いて、命令実行手段９は分岐先アドレスセット信号９
３を出力し、アドレス生成手段７によって出力された分
岐先アドレス７１がブリフェッチカウンタ６とプログラ
ムカウンタ４にセットされる。キャッシュ制御手段３は
、従来の命令アドレス出力回路のキャッシュ使用禁止状
態の時と同様にミスヒツト信号１１に関係無く命令フェ
ッチ要求信号３１をバス制御手段５に出力する。バス制
御手段５はブリフェッチカウンタ６が出力する命令フェ
ッチアドレス６１、すなわち分岐先の命令アドレスをア
ドレスバス５１に出力し、命令をフェッチすることを示
す信号をステータス５２に出力して外部メモリから分岐
先の命令をフェッチする。命令フェッチが完了した時点
で、命令フェッチ完了信号５１が出力されるとともに命
令がバス９１に出力される。命令実行手段９はバス９１
に出力された命令を受は取って実行するが、キャッシュ
制御手段３は、従来の命令アドレス出力回路のキャッシ
ュ使用禁止状態の時と同様にキャッシュ更新要求信号３
２を出力せず、フェッチした命令はキャッシュメモリ１
に格納しない。

以上のように本実施例によれば、分岐アドレス出力フラ
グと、分岐アドレス出力フラグがセットされている時に
分岐命令が実行されると、プログラムカウンタの保持す
る実行命令アドレスを出力する。バス制御手段と、分岐
アドレス出力フラグがセットされている時に分岐先命令
をフェッチする場合、キャッシュメモリを使用禁止状態
と同様に制御するキャッシュ制御手段とを設けることに
より、分岐命令のアドレスと分岐先のアドレスを常にマ
イクロコンピュータの外部に出力することができる。

したがって、デバッグ装置は分岐命令のアドレスとその
直後にフェッチされる命令のアドレスをトレースメモリ
に記憶することによって、命令アドレストレースを行う
ことができ、必要であれば、分岐先アドレスから次の分
岐命令アドレスまでの外部メモリの内容を読み出すこと
によって、実行された命令を表示することも可能である
。

尚、本実施例のプログラムカウンタは実行中の命令アド
レスを保持していたが、プログラムカウンタが次に実行
する命令のアドレスを保持している場合もその動作は同
様である。但し、デバッグ装置は、分岐命令アドレスと
して出力されたアドレスが分岐命令の次の命令のアドレ
スであるということを、ソフトウェアで考慮する必要が
ある。

発明の詳細 な説明したように、本発明によれば、内蔵キャッシュメ
モリを完全に使用禁止状態にすることなく命令アドレス
トレースを行うことができ、マイクロコンピュータを実
装して実時間動作させる状態と極めて近い状態において
マイクロコンピュータシステムをデバッグできる。また
、従来のデバッグ装置が必要とした分岐判定回路も必要
上せず、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例の命令アドレス出力回
路のブロック図、第２図は従来の命令アドレス出力回路
のブロック図である。 １・・キャッシュメモリ、２・・分岐アドレス出力フラ
グ、３・・キャッシュ制御手段、４・・プログラムカウ
ンタ、５・・バス制御手段、６・・ブリフェッチカウン
タ、７・・アドレス生成手段、９・・命令実行手段。

Claims (1)

【特許請求の範囲】
1. 命令を格納するキャッシュメモリと、分岐命令のアドレ
   ス出力を示すフラグと、前記フラグがセットされており
   、且つ分岐命令が実行された時前記キャッシュメモリの
   使用を禁止するキャッシュ制御手段と、命令のアドレス
   を保持するプログラムカウンタと、前記フラグがセット
   されており、且つ分岐命令が実行された時前記プログラ
   ムカウンタの値と前記プログラムカウンタの値を出力し
   ていることを示す信号を出力するバス制御手段と、分岐
   命令の実行を示す信号を出力する命令実行手段を備えた
   ことを特徴とする命令アドレス出力回路。