JPH0675858A - キャッシュ内蔵マイクロプロセッサ及びそのトレースシステム - Google Patents
キャッシュ内蔵マイクロプロセッサ及びそのトレースシステムInfo
- Publication number
- JPH0675858A JPH0675858A JP5128091A JP12809193A JPH0675858A JP H0675858 A JPH0675858 A JP H0675858A JP 5128091 A JP5128091 A JP 5128091A JP 12809193 A JP12809193 A JP 12809193A JP H0675858 A JPH0675858 A JP H0675858A
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Abstract
(57)【要約】
【目的】 キャッシュ内蔵マイクロプロセッサにおいて
効率のよいトレース方法を行えるようにすること。 【構成】 分岐命令が実行された否かを示す信号Ｓ1 及
び分岐命令の実行後の分岐成立／不成立を示す信号Ｓ2
をマイクロプロセッサ１の外部へ送出する。これらの信
号のもとづいての命令のトレースを行う。
効率のよいトレース方法を行えるようにすること。 【構成】 分岐命令が実行された否かを示す信号Ｓ1 及
び分岐命令の実行後の分岐成立／不成立を示す信号Ｓ2
をマイクロプロセッサ１の外部へ送出する。これらの信
号のもとづいての命令のトレースを行う。
Description
【０００１】
【産業上の利用分野】本発明はシステムもしくはプログ
ラム開発におけるデバッグの容易化を図ったキャッシュ
を内蔵するマイクロプロセッサ及びそのトレースシステ
ムに関する。
ラム開発におけるデバッグの容易化を図ったキャッシュ
を内蔵するマイクロプロセッサ及びそのトレースシステ
ムに関する。
【０００２】
【従来の技術】マイクロプロセッサのシステムもしくは
プログラムの開発においては、デバック方法として、ト
レース、トラップ、シングルステップの３つのレベルの
方法がある。
プログラムの開発においては、デバック方法として、ト
レース、トラップ、シングルステップの３つのレベルの
方法がある。
【０００３】（１） トレース方法 プログラムの実行位置を示す情報を収集してこれらを組
立てプログラムの実行順序を認識する。あるいはメモリ
オペランドのアクセスに関する情報を収集してこれらを
組立てメモリオペランドのアクセス順序を認識する。こ
のような情報は、一般に、バスサイクルにおいてマイク
ロプロセッサの外部端子で観測可能なアドレス信号、デ
ータ信号及びステータス信号によって構成できる。この
ように、上述の情報はマイクロプロセッサの外部で観測
できるので、マイクロプロセッサに特別な機能を付加す
ることなく、トレース機能を実現できる。また、デバッ
クすべきプログラムの実行を中断する割込みもしくは例
外を発生させる必要がないので、あるいはデバッグすべ
きプログラムの実行に対して特別のバスサイクルを待た
せる必要がないので、デバック時の動作タイミングは非
デバッグ時の動作タイミングと同一である。しかし、こ
のトレース方法は、特定の状態を検出してプログラムの
実行を中断しないので、デバッグすべきプログラムの状
態を単に観測するにすぎない受動的な方法である。
立てプログラムの実行順序を認識する。あるいはメモリ
オペランドのアクセスに関する情報を収集してこれらを
組立てメモリオペランドのアクセス順序を認識する。こ
のような情報は、一般に、バスサイクルにおいてマイク
ロプロセッサの外部端子で観測可能なアドレス信号、デ
ータ信号及びステータス信号によって構成できる。この
ように、上述の情報はマイクロプロセッサの外部で観測
できるので、マイクロプロセッサに特別な機能を付加す
ることなく、トレース機能を実現できる。また、デバッ
クすべきプログラムの実行を中断する割込みもしくは例
外を発生させる必要がないので、あるいはデバッグすべ
きプログラムの実行に対して特別のバスサイクルを待た
せる必要がないので、デバック時の動作タイミングは非
デバッグ時の動作タイミングと同一である。しかし、こ
のトレース方法は、特定の状態を検出してプログラムの
実行を中断しないので、デバッグすべきプログラムの状
態を単に観測するにすぎない受動的な方法である。
【０００４】（２） トラップ方法 あらかじめ特定された位置（アドレス）において命令コ
ードもしくはメモリオペランドのアクセスが発生する
と、デバッガと呼ばれるデバッグプログラムに制御が移
行し、これにより、さらに詳細なデバッグを実行する。
トレース方法と異なり、必要なタイミングでのみ制御が
デバッガに移行する。従ってトラップ割込み機構と呼ば
れるハードウエア機構を必要とし、これによりあらかじ
め設定したアドレスを有する命令コードの実行の直前も
しくは直後に割込み／例外を正確に発生する。この結
果、トラップ方法は常には実現できない。また、プログ
ラムのシーケースを正確に知ることができない。さら
に、制御があらかじめ定められたトラップにかからなけ
れば、たとえば、プログラムがトラップにかかる前に暴
走したときは、プログラムの実行は中断できない。
ードもしくはメモリオペランドのアクセスが発生する
と、デバッガと呼ばれるデバッグプログラムに制御が移
行し、これにより、さらに詳細なデバッグを実行する。
トレース方法と異なり、必要なタイミングでのみ制御が
デバッガに移行する。従ってトラップ割込み機構と呼ば
れるハードウエア機構を必要とし、これによりあらかじ
め設定したアドレスを有する命令コードの実行の直前も
しくは直後に割込み／例外を正確に発生する。この結
果、トラップ方法は常には実現できない。また、プログ
ラムのシーケースを正確に知ることができない。さら
に、制御があらかじめ定められたトラップにかからなけ
れば、たとえば、プログラムがトラップにかかる前に暴
走したときは、プログラムの実行は中断できない。
【０００５】（３） シングルステップ方法 １命令を実行する毎に、制御をデバッガに移行し、これ
より、マイクロプロセッサの内部状態、たとえば汎用レ
ジスタの状態、プロセッサステータスワード（ＰＳ
Ｗ）、プログラムカウンタ（ＰＣ）等を表示したり、ま
た、これらの状態の一部を変更する。このように、マイ
クロプロセッサの内部状態は１命令の実行毎に認識され
るので、プログラムの手順は正確に認識できる。
より、マイクロプロセッサの内部状態、たとえば汎用レ
ジスタの状態、プロセッサステータスワード（ＰＳ
Ｗ）、プログラムカウンタ（ＰＣ）等を表示したり、ま
た、これらの状態の一部を変更する。このように、マイ
クロプロセッサの内部状態は１命令の実行毎に認識され
るので、プログラムの手順は正確に認識できる。
【０００６】このように、シングルステップ方法におい
ては、マイクロプロセッサが１命令を実行する毎に制御
をデバッガに移行する。従って、シングルステップ割込
み機構と呼ばれるハードウエア機構を必要とし、これに
より、１命令の実行タイミング毎に割込み／例外を発生
する。この結果、シングルステップは常に実現できると
は限らない。さらに、各命令の実行毎に制御をテバッガ
に移行するので、 プログラムの実行効率が低い、 時間割込みルーチンのようなタイミングクリチカル
な処理のデバッグは不可能である、 デバッグ時における内部動作タイミングが非デバッ
グ時における動作タイミングと全く異なる。
ては、マイクロプロセッサが１命令を実行する毎に制御
をデバッガに移行する。従って、シングルステップ割込
み機構と呼ばれるハードウエア機構を必要とし、これに
より、１命令の実行タイミング毎に割込み／例外を発生
する。この結果、シングルステップは常に実現できると
は限らない。さらに、各命令の実行毎に制御をテバッガ
に移行するので、 プログラムの実行効率が低い、 時間割込みルーチンのようなタイミングクリチカル
な処理のデバッグは不可能である、 デバッグ時における内部動作タイミングが非デバッ
グ時における動作タイミングと全く異なる。
【０００７】上述のごとく、３つのデバッグ方法は利点
及び欠点を有するので、一般に、これらのデバッグ方法
の組合せを利用する。たとえば、始めに、トレース方法
によって命令の実際のシーケンスを認識する。第２に、
制御が問題を発生している位置（アドレス）付近にきた
ときに、制御をトラップ方法によってデバッガに移行す
る。最後に、命令の実行状態をシングルステップ方法に
よって詳細に追う。このように、トレース方法はシステ
ムもしくはプログラムを効率的にデバッグするのに必須
である。
及び欠点を有するので、一般に、これらのデバッグ方法
の組合せを利用する。たとえば、始めに、トレース方法
によって命令の実際のシーケンスを認識する。第２に、
制御が問題を発生している位置（アドレス）付近にきた
ときに、制御をトラップ方法によってデバッガに移行す
る。最後に、命令の実行状態をシングルステップ方法に
よって詳細に追う。このように、トレース方法はシステ
ムもしくはプログラムを効率的にデバッグするのに必須
である。
【０００８】次に、従来のキャッシュ内蔵マイクロプロ
セッサ及びトレースシステムについて図２２及び図２３
を参照して説明する。図２２に示すごとく、従来のマイ
クロプロセッサ１は命令デコーダ（ＩＤＵ）１１を含
み、この命令デコーダ１１は命令キャッシュ１２からの
命令コードをデコードして種々の制御信号を実行ユニッ
ト（ＥＸＵ）１３に送出する。この結果、実行ユニット
１３はこれら制御信号に従って種々の処理を実行する。
同時に、実行ユニット１３は次に実行すべき命令のアド
レス（Ｉ．ＡＤＤ）を命令キャッシュ１２に送出する。
あるいは、実行ユニット１３は命令アドレスを内部アド
レスバスＩＡＢを介してバス制御ユニット（ＢＣＵ）１
４に送出し、このアドレスを外部アドレスバスＡＢを介
して外部メモリ２（図２２に図示せず、図２３に図示）
に送出することもできる。この場合、バス制御ユニット
１４は命令フェッチサイクルを示すステータス信号をス
テータス信号線ＳＴに送出し、この結果、外部メモリ２
が上述のアドレスにてアクセスされることになる。次
に、外部メモリ２からの命令コードがバス制御ユニット
１４によって受信され、内部データバスＩＤＢを介して
命令キャッシュ１２に書き込まれることになる。
セッサ及びトレースシステムについて図２２及び図２３
を参照して説明する。図２２に示すごとく、従来のマイ
クロプロセッサ１は命令デコーダ（ＩＤＵ）１１を含
み、この命令デコーダ１１は命令キャッシュ１２からの
命令コードをデコードして種々の制御信号を実行ユニッ
ト（ＥＸＵ）１３に送出する。この結果、実行ユニット
１３はこれら制御信号に従って種々の処理を実行する。
同時に、実行ユニット１３は次に実行すべき命令のアド
レス（Ｉ．ＡＤＤ）を命令キャッシュ１２に送出する。
あるいは、実行ユニット１３は命令アドレスを内部アド
レスバスＩＡＢを介してバス制御ユニット（ＢＣＵ）１
４に送出し、このアドレスを外部アドレスバスＡＢを介
して外部メモリ２（図２２に図示せず、図２３に図示）
に送出することもできる。この場合、バス制御ユニット
１４は命令フェッチサイクルを示すステータス信号をス
テータス信号線ＳＴに送出し、この結果、外部メモリ２
が上述のアドレスにてアクセスされることになる。次
に、外部メモリ２からの命令コードがバス制御ユニット
１４によって受信され、内部データバスＩＤＢを介して
命令キャッシュ１２に書き込まれることになる。
【０００９】外部メモリ２を伴う図２２のマイクロプロ
セッサ１のための従来のトレースシステムは、図２３に
示すごとく、トレースアナライザ３１及びトレースメモ
リ３２よりなるトレーサ３を含む。トレースアナライザ
３１はステータス線ＳＴを監視して命令フェッチサイク
ルを検出する。トレースメモリ３２はトレースアナライ
ザ３１からトレースアドレス（Ｔ．ＡＤＤ）を受信して
命令のトレースを形成する。
セッサ１のための従来のトレースシステムは、図２３に
示すごとく、トレースアナライザ３１及びトレースメモ
リ３２よりなるトレーサ３を含む。トレースアナライザ
３１はステータス線ＳＴを監視して命令フェッチサイク
ルを検出する。トレースメモリ３２はトレースアナライ
ザ３１からトレースアドレス（Ｔ．ＡＤＤ）を受信して
命令のトレースを形成する。
【００１０】まず、命令キャッシュ１２が動作していな
い場合のトレーサ３の動作を説明する。つまり、マイク
ロプロセッサ１に命令フェッチサイクルが発生すると、
マイクロプロセッサ１は命令フェッチサイクルを起動し
てステータス信号線ＳＴにそのサイクルを示すステータ
ス信号を送出すると共に、外部アドレスバスＡＢにフェ
ッチすべき命令のアドレスを送出する。この状態におい
て、トレースアナライザ３１がこの命令フェッチサイク
ルを検出すると、トレースアナライザ３１はストローブ
信号ＳＲをトレースメモリ３２に送出し、この結果、命
令フェッチサイクルで発生した外部アドレスバスＡＢ上
のアドレスがトレースメモリ３２に書き込まれることに
なる。このように、マイクロプロセッサ１によって実行
された命令のアドレスはすべてトレースメモリ３２に記
録され、これにより、命令のトレースを形成できる。
い場合のトレーサ３の動作を説明する。つまり、マイク
ロプロセッサ１に命令フェッチサイクルが発生すると、
マイクロプロセッサ１は命令フェッチサイクルを起動し
てステータス信号線ＳＴにそのサイクルを示すステータ
ス信号を送出すると共に、外部アドレスバスＡＢにフェ
ッチすべき命令のアドレスを送出する。この状態におい
て、トレースアナライザ３１がこの命令フェッチサイク
ルを検出すると、トレースアナライザ３１はストローブ
信号ＳＲをトレースメモリ３２に送出し、この結果、命
令フェッチサイクルで発生した外部アドレスバスＡＢ上
のアドレスがトレースメモリ３２に書き込まれることに
なる。このように、マイクロプロセッサ１によって実行
された命令のアドレスはすべてトレースメモリ３２に記
録され、これにより、命令のトレースを形成できる。
【００１１】次に、命令キャッシュ１２が動作している
場合のトレーサ３の動作を説明する。この場合にも、実
行ユニット１３は命令のアドレスを命令キャッシュ１２
に送出する。この命令が命令キャッシュ１２に登録され
ていないときには（以後、ミスヒットとする）、命令キ
ャッシュ１２はミスヒットした命令のフェッチをバス制
御ユニット１４に要求する。次に、バス制御ユニット１
４はステータス信号線ＳＴにリプレースサイクルを起動
するステータス信号を送出し、同時に、外部アドレスバ
スＡＢにこのミスヒットした命令のアドレスを発生す
る。この結果、ミスヒットした命令のコードが外部メモ
リ２から読み出され、命令キャッシュ１２に登録される
ことになる。また、このミスヒットした命令のコードは
命令キャッシュ１２から命令デコーダ１１に供給され
る。この場合においても、トレースアナライザ３１はス
テータス信号線ＳＴに命令フェッチサイクルを検出する
ので、命令のトレースをトレースメモリ３２に形成し、
トレース方法を実行できる。このように、キャッシュメ
モリ内蔵のマイクロプロセッサにおいては、実行すべき
命令がキャッシュメモリに登録されていないときに（つ
まり、ミスヒット）、このミスヒットの命令は外部メモ
リからフェッチされ、この結果、トレース方法を実行す
るのに何ら問題ない。
場合のトレーサ３の動作を説明する。この場合にも、実
行ユニット１３は命令のアドレスを命令キャッシュ１２
に送出する。この命令が命令キャッシュ１２に登録され
ていないときには（以後、ミスヒットとする）、命令キ
ャッシュ１２はミスヒットした命令のフェッチをバス制
御ユニット１４に要求する。次に、バス制御ユニット１
４はステータス信号線ＳＴにリプレースサイクルを起動
するステータス信号を送出し、同時に、外部アドレスバ
スＡＢにこのミスヒットした命令のアドレスを発生す
る。この結果、ミスヒットした命令のコードが外部メモ
リ２から読み出され、命令キャッシュ１２に登録される
ことになる。また、このミスヒットした命令のコードは
命令キャッシュ１２から命令デコーダ１１に供給され
る。この場合においても、トレースアナライザ３１はス
テータス信号線ＳＴに命令フェッチサイクルを検出する
ので、命令のトレースをトレースメモリ３２に形成し、
トレース方法を実行できる。このように、キャッシュメ
モリ内蔵のマイクロプロセッサにおいては、実行すべき
命令がキャッシュメモリに登録されていないときに（つ
まり、ミスヒット）、このミスヒットの命令は外部メモ
リからフェッチされ、この結果、トレース方法を実行す
るのに何ら問題ない。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
命令が命令キャッシュ１２に登録されているときには
（以後、ヒットとする）、命令キャッシュ１２はヒット
された命令のコードを直ちに命令デコーダ１２に送出す
る。従って、この場合、マイクロプロセッサ１は何ら外
部信号を発生しないので、トレーサ３はトレース方法を
実行できないことになる。
命令が命令キャッシュ１２に登録されているときには
（以後、ヒットとする）、命令キャッシュ１２はヒット
された命令のコードを直ちに命令デコーダ１２に送出す
る。従って、この場合、マイクロプロセッサ１は何ら外
部信号を発生しないので、トレーサ３はトレース方法を
実行できないことになる。
【００１３】なお、トレース方法を完全に実行するため
に、トレース時にはキャッシュメモリを非活性にしてフ
ェッチされたすべて命令をマイクロプロセッサの外部か
ら観測可能にする方法が考えられる。しかしながら、こ
の場合には、トレース時のマイクロプロセッサの動作が
実際の動作時のマイクロプロセッサの動作と異なってし
まうので、正確なデバッグは不可能であるという課題が
ある。
に、トレース時にはキャッシュメモリを非活性にしてフ
ェッチされたすべて命令をマイクロプロセッサの外部か
ら観測可能にする方法が考えられる。しかしながら、こ
の場合には、トレース時のマイクロプロセッサの動作が
実際の動作時のマイクロプロセッサの動作と異なってし
まうので、正確なデバッグは不可能であるという課題が
ある。
【００１４】従って、本発明の目的は、トレース方法を
効率的に行うことを可能にしたキャッシュメモリ内蔵マ
イクロプロセッサを提供することにある。他の目的は、
上記キャッシュメモリ内蔵マイクロプロセッサ用のトレ
ースシステムを提供することにある。
効率的に行うことを可能にしたキャッシュメモリ内蔵マ
イクロプロセッサを提供することにある。他の目的は、
上記キャッシュメモリ内蔵マイクロプロセッサ用のトレ
ースシステムを提供することにある。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明によれば、キャッシュ内蔵マイクロプロセッ
サに、実行すべき分岐命令を検出する分岐命令検出手段
と、分岐命令が検出されたか否かを外部に通知する分岐
命令検出通知手段と、分岐命令の実行によって分岐が成
立したか否かを判別する分岐成立／不成立判別手段と、
分岐が成立したか否かを外部に通知する分岐成立／不成
立通知手段とを設ける。
めに本発明によれば、キャッシュ内蔵マイクロプロセッ
サに、実行すべき分岐命令を検出する分岐命令検出手段
と、分岐命令が検出されたか否かを外部に通知する分岐
命令検出通知手段と、分岐命令の実行によって分岐が成
立したか否かを判別する分岐成立／不成立判別手段と、
分岐が成立したか否かを外部に通知する分岐成立／不成
立通知手段とを設ける。
【００１６】また、トレースシステムは、マイクロプロ
セッサからの分岐命令検出信号及び分岐成立／不成立信
号を受け、分岐命令が実行されかつ分岐が不成立したと
きには次のブロックのトレースを行う手段と、分岐命令
が実行されかつ分岐が成立したときには分岐先のブロッ
クを行う手段とを備えている。
セッサからの分岐命令検出信号及び分岐成立／不成立信
号を受け、分岐命令が実行されかつ分岐が不成立したと
きには次のブロックのトレースを行う手段と、分岐命令
が実行されかつ分岐が成立したときには分岐先のブロッ
クを行う手段とを備えている。
【００１７】
【作用】上述のマイクロプロセッサにおいて、たとえキ
ャッシュがヒットしても、分岐命令が実行されると、分
岐命令検出及びその分岐命令の成立／不成立が外部へ通
知される。この結果、トレースシステムはキャッシュの
ヒット時のマイクロプロセッサの命令実行をトレースで
きる。
ャッシュがヒットしても、分岐命令が実行されると、分
岐命令検出及びその分岐命令の成立／不成立が外部へ通
知される。この結果、トレースシステムはキャッシュの
ヒット時のマイクロプロセッサの命令実行をトレースで
きる。
【００１８】
【実施例】図１は本発明のキャッシュ内蔵マイクロプロ
セッサの第１の実施例を示すブロック回路図である。図
１において、１５はオア回路であって、静的分岐命令Ｓ
Ｉ及び動的分岐命令ＤＩを検出するものである。なお、
静的分岐命令が実行されて分岐が成立すれば、その分岐
先に制御が移行するが、この場合、この分岐先は予め決
定されている。他方、動的分岐命令が実行されて分岐が
成立すれば、やはり、その分岐先に制御が移行するが、
この場合の分岐先は予め静的に計算つまり決定されてい
ない。動的分岐命令の一例はレジスタ間接分岐命令であ
る。このようにオア回路１５が実行される分岐命令を検
出する検出信号Ｓ1 を発生してマイクロプロセッサ１の
外部へ直接出力する。
セッサの第１の実施例を示すブロック回路図である。図
１において、１５はオア回路であって、静的分岐命令Ｓ
Ｉ及び動的分岐命令ＤＩを検出するものである。なお、
静的分岐命令が実行されて分岐が成立すれば、その分岐
先に制御が移行するが、この場合、この分岐先は予め決
定されている。他方、動的分岐命令が実行されて分岐が
成立すれば、やはり、その分岐先に制御が移行するが、
この場合の分岐先は予め静的に計算つまり決定されてい
ない。動的分岐命令の一例はレジスタ間接分岐命令であ
る。このようにオア回路１５が実行される分岐命令を検
出する検出信号Ｓ1 を発生してマイクロプロセッサ１の
外部へ直接出力する。
【００１９】また、１６は動的分岐命令、実行ユニット
１３からの内部割り込み、及び外部割り込みを検出する
割り込み検出ユニットである。実行ユニット１３は、内
部割り込みを発生する演算器１３１、分岐先（アドレ
ス）を発生する分岐アドレス発生器１３２、割り込みア
ドレスを発生する割り込みアドレス発生器１３３、及び
分岐命令の実行の結果、分岐が成立したか否かを判別す
る分岐条件判別器１３４を含む。つまり、分岐が成立す
ると、セレクタ１３５は分岐アドレスを選択して命令ア
ドレスとして命令キャッシュ１２に送出する。また、割
り込みが発生すると、セレクタ１３５は割り込みアドレ
スを選択して命令アドレスとして命令キャッシュ１２に
送出する。逆に、分岐が不成立かつ割り込みも生じない
ときには、セレクタ１３５は＋１インクレメンタ１３６
の出力を選択して命令キャッシュ１２に送出する。＋１
インクレメンタ１３６はセレクタ１３５の出力を＋１増
大させるものであり、これにより、順次アクセスを可能
とする。
１３からの内部割り込み、及び外部割り込みを検出する
割り込み検出ユニットである。実行ユニット１３は、内
部割り込みを発生する演算器１３１、分岐先（アドレ
ス）を発生する分岐アドレス発生器１３２、割り込みア
ドレスを発生する割り込みアドレス発生器１３３、及び
分岐命令の実行の結果、分岐が成立したか否かを判別す
る分岐条件判別器１３４を含む。つまり、分岐が成立す
ると、セレクタ１３５は分岐アドレスを選択して命令ア
ドレスとして命令キャッシュ１２に送出する。また、割
り込みが発生すると、セレクタ１３５は割り込みアドレ
スを選択して命令アドレスとして命令キャッシュ１２に
送出する。逆に、分岐が不成立かつ割り込みも生じない
ときには、セレクタ１３５は＋１インクレメンタ１３６
の出力を選択して命令キャッシュ１２に送出する。＋１
インクレメンタ１３６はセレクタ１３５の出力を＋１増
大させるものであり、これにより、順次アクセスを可能
とする。
【００２０】また、分岐条件判別器１３４は、分岐命令
の実行の結果、分岐が成立したか否かを示す分岐成立／
不成立信号Ｓ2 を発生してマイクロプロセッサ１の外部
へ直接送出する。さらに、実行ユニット１３は、演算器
１３１、分岐アドレス発生器１３２、割り込みアドレス
発生器１３３及び分岐条件判別器１３４に接続されたデ
ータレジスタ１３７、及びこのデータレジスタ１３７と
バス制御ユニット１４との間に接続されたデータアクセ
ス制御ユニット１３８を含む。
の実行の結果、分岐が成立したか否かを示す分岐成立／
不成立信号Ｓ2 を発生してマイクロプロセッサ１の外部
へ直接送出する。さらに、実行ユニット１３は、演算器
１３１、分岐アドレス発生器１３２、割り込みアドレス
発生器１３３及び分岐条件判別器１３４に接続されたデ
ータレジスタ１３７、及びこのデータレジスタ１３７と
バス制御ユニット１４との間に接続されたデータアクセ
ス制御ユニット１３８を含む。
【００２１】さらに、割り込み検出ユニット１６が動的
分岐命令を検出したときには、トレーストラップ処理が
起動される。たとえば、始めに、プログラムカウンタ
（ＰＣ）及びプログラムステータスワード（ＰＳＷ）
（図示せず）が退避される。次に、割り込み検出ユニッ
ト１６が割り込みを割り込みアドレス発生器１３３に送
出し、また、セレクタ１３５が割り込みアドレス発生器
１３３を選択し、これにより、トレーストラッププログ
ラムをフェッチする。この場合、このフェッチアクセス
に対するトレースは実行されない。次に、命令キャッシ
ュ１２はフラッシュつまり無効化される。最後に、動的
分岐命令を再び実行する。この場合、分岐条件判別器１
３４が分岐は成立したと判別したときに、分岐アドレス
発生器１３２の分岐先（アドレス）がセレクタ１３５に
よって選択され、この結果、制御はこの分岐先にジャン
プする。この場合、命令キャッシュ１２が無効化されて
おり、従って、命令キャッシュ１２は必ずミスヒットす
るので、この分岐先アドレスのトレースが実行されるこ
とになる。
分岐命令を検出したときには、トレーストラップ処理が
起動される。たとえば、始めに、プログラムカウンタ
（ＰＣ）及びプログラムステータスワード（ＰＳＷ）
（図示せず）が退避される。次に、割り込み検出ユニッ
ト１６が割り込みを割り込みアドレス発生器１３３に送
出し、また、セレクタ１３５が割り込みアドレス発生器
１３３を選択し、これにより、トレーストラッププログ
ラムをフェッチする。この場合、このフェッチアクセス
に対するトレースは実行されない。次に、命令キャッシ
ュ１２はフラッシュつまり無効化される。最後に、動的
分岐命令を再び実行する。この場合、分岐条件判別器１
３４が分岐は成立したと判別したときに、分岐アドレス
発生器１３２の分岐先（アドレス）がセレクタ１３５に
よって選択され、この結果、制御はこの分岐先にジャン
プする。この場合、命令キャッシュ１２が無効化されて
おり、従って、命令キャッシュ１２は必ずミスヒットす
るので、この分岐先アドレスのトレースが実行されるこ
とになる。
【００２２】図２は図１の命令キャッシュ１２の詳細な
ブロック回路図である。図２において、命令キャッシュ
１２は実行ユニット１３から供給される命令アドレス
（Ｉ．ＡＤＤ）の下位ビットによって同時にアクセスさ
れるタグ部１２１及びデータ部１２２を含む。この場
合、タグ部１２１は命令アドレスの上位ビットＨＢを記
憶し、他方、データ部１２２は命令コードを記憶する
が、これらの命令コードは実行ユニット１３からの命令
アドレスの下位ビットＬＢ及びタグ部１２１に記憶され
ている上位ビットＨＢの組合せの命令アドレスによって
指定される。この場合、実行ユニット１３からの命令ア
ドレスの上位ビットＨＢはタグ部１２１の上位ビットＨ
Ｂとは必ずしも一致しない。従って、実行ユニット１３
からの命令アドレスの上位ビットＨＢが実行ユニット１
３からの命令アドレスの下位ビットＬＢによってアクセ
スされたタグ部１２１の上位ビットＨＢと一致したとき
に、命令キャッシュ１２が“ヒット”したと言える。逆
に、実行ユニット１３からの命令アドレスの上位ビット
ＨＢが実行ユニット１３からの命令アドレスの下位ビッ
トＬＢによってアクセスされたタグ部１２１の上位ビッ
トＨＢと一致しないときに、命令キャッシュ１２が“ミ
スヒット”したと言える。
ブロック回路図である。図２において、命令キャッシュ
１２は実行ユニット１３から供給される命令アドレス
（Ｉ．ＡＤＤ）の下位ビットによって同時にアクセスさ
れるタグ部１２１及びデータ部１２２を含む。この場
合、タグ部１２１は命令アドレスの上位ビットＨＢを記
憶し、他方、データ部１２２は命令コードを記憶する
が、これらの命令コードは実行ユニット１３からの命令
アドレスの下位ビットＬＢ及びタグ部１２１に記憶され
ている上位ビットＨＢの組合せの命令アドレスによって
指定される。この場合、実行ユニット１３からの命令ア
ドレスの上位ビットＨＢはタグ部１２１の上位ビットＨ
Ｂとは必ずしも一致しない。従って、実行ユニット１３
からの命令アドレスの上位ビットＨＢが実行ユニット１
３からの命令アドレスの下位ビットＬＢによってアクセ
スされたタグ部１２１の上位ビットＨＢと一致したとき
に、命令キャッシュ１２が“ヒット”したと言える。逆
に、実行ユニット１３からの命令アドレスの上位ビット
ＨＢが実行ユニット１３からの命令アドレスの下位ビッ
トＬＢによってアクセスされたタグ部１２１の上位ビッ
トＨＢと一致しないときに、命令キャッシュ１２が“ミ
スヒット”したと言える。
【００２３】命令キャッシュ１２がヒットしたかミスヒ
ットしたかを判別するために、比較器１２３を設け、実
行ユニット１３からの上位ビットＨＢとタグ部１２１か
らの上位ビットＨＢとを比較している。比較器１２３の
ヒット／ミスヒット信号はキャッシュ制御ユニット１２
４に供給される。命令キャッシュ１２がヒットすると、
キャッシュ制御ユニット１２４は制御信号をセレクタ１
２５に送出し、これにより、セレクタ１２５はデータ部
１２２の出力を選択する。この結果、命令コードがデー
タ部１２２から命令デコーダ１１に供給されることにな
る。逆に、命令キャッシュ１２がミスヒットすると、キ
ャッシュ制御ユニット１２４は命令アクセス要求をバス
制御ユニット１４に送出すると共に、ラッチ／ゲート回
路１２６を制御して実行ユニット１３からの命令アドレ
スをバス制御ユニット１４に送出する。従って、バス制
御ユニット１４はリプレースバスサイクルを起動して外
部メモリ２（図５参照）から命令コードをフェッチし、
この結果、このフェッチされた命令コードがデータ部１
２２に書き込まれる。同時に、キャッシュ制御ユニット
１２４はセレクタ１２５を制御して内部データバスＩＤ
Ｂを選択し、上述のフェッチされた命令コードは命令デ
コーダ１１に供給されることになる。
ットしたかを判別するために、比較器１２３を設け、実
行ユニット１３からの上位ビットＨＢとタグ部１２１か
らの上位ビットＨＢとを比較している。比較器１２３の
ヒット／ミスヒット信号はキャッシュ制御ユニット１２
４に供給される。命令キャッシュ１２がヒットすると、
キャッシュ制御ユニット１２４は制御信号をセレクタ１
２５に送出し、これにより、セレクタ１２５はデータ部
１２２の出力を選択する。この結果、命令コードがデー
タ部１２２から命令デコーダ１１に供給されることにな
る。逆に、命令キャッシュ１２がミスヒットすると、キ
ャッシュ制御ユニット１２４は命令アクセス要求をバス
制御ユニット１４に送出すると共に、ラッチ／ゲート回
路１２６を制御して実行ユニット１３からの命令アドレ
スをバス制御ユニット１４に送出する。従って、バス制
御ユニット１４はリプレースバスサイクルを起動して外
部メモリ２（図５参照）から命令コードをフェッチし、
この結果、このフェッチされた命令コードがデータ部１
２２に書き込まれる。同時に、キャッシュ制御ユニット
１２４はセレクタ１２５を制御して内部データバスＩＤ
Ｂを選択し、上述のフェッチされた命令コードは命令デ
コーダ１１に供給されることになる。
【００２４】図３は図１のバス制御ユニット１４の詳細
なブロック回路図である。図３において、バス制御ユニ
ット１４は、内部データバスＩＤＢと外部データバスＤ
Ｂとの間に設けられたデータバッファ１４１、及び内部
アドレスバスＩＡＢと外部アドレスバスＡＢとの間に設
けられたアドレスバッファ１４２を含む。また、アドレ
スバッファ１４２は命令キャッシュ１２からの命令アド
レスを受信する。これら２つのバッファ１４１、１４２
はバスアクセス制御ユニット１４３によって制御され、
このバスアクセス制御ユニット１４３は実行ユニット１
３のデータアクセス制御ユニット１３８からの制御信号
及び命令キャッシュ１２からの制御信号を受信する。ま
た、バスアクセス制御ユニット１４３はステータス（Ｓ
Ｔ）信号、ライト／リード（Ｗ／Ｒ）信号等を発生す
る。図１において用いられる命令コードの一例は、図４
に示すように、機能フィールド及びレジスタ指定フィー
ルドよりなり、さらに、機能フィールドは、静的分岐命
令ビット、動的分岐命令ビット等によって形成されてい
る。
なブロック回路図である。図３において、バス制御ユニ
ット１４は、内部データバスＩＤＢと外部データバスＤ
Ｂとの間に設けられたデータバッファ１４１、及び内部
アドレスバスＩＡＢと外部アドレスバスＡＢとの間に設
けられたアドレスバッファ１４２を含む。また、アドレ
スバッファ１４２は命令キャッシュ１２からの命令アド
レスを受信する。これら２つのバッファ１４１、１４２
はバスアクセス制御ユニット１４３によって制御され、
このバスアクセス制御ユニット１４３は実行ユニット１
３のデータアクセス制御ユニット１３８からの制御信号
及び命令キャッシュ１２からの制御信号を受信する。ま
た、バスアクセス制御ユニット１４３はステータス（Ｓ
Ｔ）信号、ライト／リード（Ｗ／Ｒ）信号等を発生す
る。図１において用いられる命令コードの一例は、図４
に示すように、機能フィールド及びレジスタ指定フィー
ルドよりなり、さらに、機能フィールドは、静的分岐命
令ビット、動的分岐命令ビット等によって形成されてい
る。
【００２５】次に、図１のマイクロプロセッサのトレー
スシステムについて図５、図６を参照して説明する。図
５に示すように、トレースアナライザ３１がマイクロプ
ロセッサ１から検出信号Ｓ1 及び分岐成立／不成立信号
Ｓ2 を受信する点で図２３と異なる。この結果、トレー
スアナライザ３１は図６に示すごとく構成される。
スシステムについて図５、図６を参照して説明する。図
５に示すように、トレースアナライザ３１がマイクロプ
ロセッサ１から検出信号Ｓ1 及び分岐成立／不成立信号
Ｓ2 を受信する点で図２３と異なる。この結果、トレー
スアナライザ３１は図６に示すごとく構成される。
【００２６】図６において、トレース制御ユニット３１
１はマイクロプロセッサ１からの検出信号Ｓ1 及びステ
ータスデコーダ３１３からの制御信号を受信してトレー
スの起動を示すストローブ信号ＳＲを発生する。たとえ
ば、ステータス信号線ＳＴのステータス信号が命令アク
セスのバスサイクルを示していれば、ステータスデコー
ダ３１３はこのような制御信号を発生する。
１はマイクロプロセッサ１からの検出信号Ｓ1 及びステ
ータスデコーダ３１３からの制御信号を受信してトレー
スの起動を示すストローブ信号ＳＲを発生する。たとえ
ば、ステータス信号線ＳＴのステータス信号が命令アク
セスのバスサイクルを示していれば、ステータスデコー
ダ３１３はこのような制御信号を発生する。
【００２７】また、図６においては、フロー解析ユニッ
ト３１２はマイクロプロセッサ１から分岐成立／不成立
信号Ｓ2 及びステータスデコーダ３１３からの制御信号
を受信する。フロー解析ユニット３１２はプログラムの
実行前に予め解析したフローデータたとえばブロックの
最初のアドレスを記憶している。また、フロー解析ユニ
ット３１２は分岐成立／不成立信号Ｓ2 及びラッチ回路
３１４のアドレスを用いて新しいブロックのアドレスを
発生し、これをトレースアドレスとしてトレースメモリ
３２に送出する。同時にラッチ回路３１４の内容はフロ
ー解析ユニット３１２によって更新される。なお、ここ
で、“ブロック”とは、シーケンシャルに実行される命
令の束である。言い換えると、１つのブロック内におい
ては、分岐も合流もない。
ト３１２はマイクロプロセッサ１から分岐成立／不成立
信号Ｓ2 及びステータスデコーダ３１３からの制御信号
を受信する。フロー解析ユニット３１２はプログラムの
実行前に予め解析したフローデータたとえばブロックの
最初のアドレスを記憶している。また、フロー解析ユニ
ット３１２は分岐成立／不成立信号Ｓ2 及びラッチ回路
３１４のアドレスを用いて新しいブロックのアドレスを
発生し、これをトレースアドレスとしてトレースメモリ
３２に送出する。同時にラッチ回路３１４の内容はフロ
ー解析ユニット３１２によって更新される。なお、ここ
で、“ブロック”とは、シーケンシャルに実行される命
令の束である。言い換えると、１つのブロック内におい
ては、分岐も合流もない。
【００２８】トレース制御ユニット３１１及びフロー解
析ユニット３１２の組合せの動作は図７、図８及び図９
により明確に理解される。図７においては、分岐命令と
して分岐先（アドレス）が予め計算つまり決定できる静
的分岐命令のみを含むものとする。図７を参照すると、
ステップ９０１において、検出信号Ｓ1 に従って分岐命
令が実行されたか否か検出する。分岐命令が実行された
場合のみ、制御はステップ９０２に移行する。他の場合
にはステップ９０１に戻る。
析ユニット３１２の組合せの動作は図７、図８及び図９
により明確に理解される。図７においては、分岐命令と
して分岐先（アドレス）が予め計算つまり決定できる静
的分岐命令のみを含むものとする。図７を参照すると、
ステップ９０１において、検出信号Ｓ1 に従って分岐命
令が実行されたか否か検出する。分岐命令が実行された
場合のみ、制御はステップ９０２に移行する。他の場合
にはステップ９０１に戻る。
【００２９】ステップ９０２では、ステータスデコーダ
３１３の出力に従ってバスアクセスサイクルたとえば命
令アクセスサイクル、キャッシュリプレースサイクル等
のバスアクセスサイクルが存在するか否かを判別する。
この結果、バスアクセスサイクルが存在すれば、制御は
ステップ９０４に進み、通常のトレースを実行する。す
なわち、命令アドレスを外部アドレスバスＡＢから読込
み、トレースアドレスとしてトレースメモリ３２に送出
する。この場合、トレース制御ユニット３１１はストロ
ーブ信号ＳＲを発生すると同時に、ラッチ回路３１４を
動作させる。他の場合にはステップ９０３に進む。
３１３の出力に従ってバスアクセスサイクルたとえば命
令アクセスサイクル、キャッシュリプレースサイクル等
のバスアクセスサイクルが存在するか否かを判別する。
この結果、バスアクセスサイクルが存在すれば、制御は
ステップ９０４に進み、通常のトレースを実行する。す
なわち、命令アドレスを外部アドレスバスＡＢから読込
み、トレースアドレスとしてトレースメモリ３２に送出
する。この場合、トレース制御ユニット３１１はストロ
ーブ信号ＳＲを発生すると同時に、ラッチ回路３１４を
動作させる。他の場合にはステップ９０３に進む。
【００３０】ステップ９０３では、分岐成立／不成立信
号Ｓ2 に従って分岐が成立したか否かを判別する。分岐
が不成立であればステップ９０５に進み、分岐が成立で
あれば、ステップ９０６に進む。
号Ｓ2 に従って分岐が成立したか否かを判別する。分岐
が不成立であればステップ９０５に進み、分岐が成立で
あれば、ステップ９０６に進む。
【００３１】ステップ９０５では、次のブロックの最初
のアドレスのトレースを実行する。つまり、上述のごと
く、フロー解析ユニット３１２は命令フローを前もって
解析しているので、フロー解析ユニット３１２は前もっ
て各ブロックの最初のアドレスを認識している。従っ
て、この場合、フロー解析ユニット３１２が分岐は不成
立であることを示す信号Ｓ2 を受信すると、フロー解析
ユニット３１２は次のブロックの最初のアドレスをトレ
ースアドレスとしてラッチ回路３１４を介してトレース
メモリ３２に送出する。
のアドレスのトレースを実行する。つまり、上述のごと
く、フロー解析ユニット３１２は命令フローを前もって
解析しているので、フロー解析ユニット３１２は前もっ
て各ブロックの最初のアドレスを認識している。従っ
て、この場合、フロー解析ユニット３１２が分岐は不成
立であることを示す信号Ｓ2 を受信すると、フロー解析
ユニット３１２は次のブロックの最初のアドレスをトレ
ースアドレスとしてラッチ回路３１４を介してトレース
メモリ３２に送出する。
【００３２】ステップ９０６では、分岐先ブロックの最
初のアドレスのトレースが実行される。すなわち、フロ
ー解析ユニット３１２が分岐は成立であることを示す信
号を受信すると、フロー解析ユニット３１２は分岐先
（アドレス）を含む分岐先ブロックの最初のアドレスを
トレースアドレスとしてトレースメモリ３２に送出す
る。
初のアドレスのトレースが実行される。すなわち、フロ
ー解析ユニット３１２が分岐は成立であることを示す信
号を受信すると、フロー解析ユニット３１２は分岐先
（アドレス）を含む分岐先ブロックの最初のアドレスを
トレースアドレスとしてトレースメモリ３２に送出す
る。
【００３３】ステップ９０４、９０５もしくは９０６で
の制御はステップ９０１に戻る。次に、分岐命令として
分岐先（アドレス）を予め計算つまり決定することがで
きない動的分岐命令をも含むと仮定する。この場合、図
１のマイクロプロセッサ１において、レジスタ間接命令
のような動的分岐命令が実行されると、制御は図８に示
すトレーストラップルーチン（処理）へジャンプし、外
部アドレスバスＡＢに分岐先（アドレス）を送出する。
この場合、トレース解析ユニット３１２は分岐先を解析
して記憶している。従って、トレース制御ユニット３１
１及びフロー解析ユニット３１２の組合せは図９のごと
く動作する。
の制御はステップ９０１に戻る。次に、分岐命令として
分岐先（アドレス）を予め計算つまり決定することがで
きない動的分岐命令をも含むと仮定する。この場合、図
１のマイクロプロセッサ１において、レジスタ間接命令
のような動的分岐命令が実行されると、制御は図８に示
すトレーストラップルーチン（処理）へジャンプし、外
部アドレスバスＡＢに分岐先（アドレス）を送出する。
この場合、トレース解析ユニット３１２は分岐先を解析
して記憶している。従って、トレース制御ユニット３１
１及びフロー解析ユニット３１２の組合せは図９のごと
く動作する。
【００３４】図９においては、ステップ１１０１、１１
０２が図７に付加されている。つまり、ステップ９０３
にて分岐が成立したと判別されたときはステップ１１０
１に進み、ステータスデコーダ３１３の出力に従ってマ
イクロプロセッサ１においてトレーストラップ処理が実
行されたか否かを判別する。トレーストラップ処理が実
行されていなければ、ステップ９０６に進み、次のブロ
ックの最初のアドレスをトレースする。逆に、トレース
トラップ処理が実行されていれば、ステップ１１０２に
進む。
０２が図７に付加されている。つまり、ステップ９０３
にて分岐が成立したと判別されたときはステップ１１０
１に進み、ステータスデコーダ３１３の出力に従ってマ
イクロプロセッサ１においてトレーストラップ処理が実
行されたか否かを判別する。トレーストラップ処理が実
行されていなければ、ステップ９０６に進み、次のブロ
ックの最初のアドレスをトレースする。逆に、トレース
トラップ処理が実行されていれば、ステップ１１０２に
進む。
【００３５】ステップ１１０２では、フロー解析ユニッ
ト３１２はトレーストラップ処理において既に記憶され
ていた分岐先（アドレス）を発生し、これをトレースア
ドレスとしてラッチ回路３１４を介してトレースメモリ
３２に送出する。図９においては、ステップ９０３にて
分岐が成立したと判別した後には、始めに分岐先ブロッ
クの最初のアドレスをトレースした後に、トレーストラ
ップ処理の実行を検出したならトレーストラップ処理に
よるアドレス出力のトレースに差し替えることもでき
る。
ト３１２はトレーストラップ処理において既に記憶され
ていた分岐先（アドレス）を発生し、これをトレースア
ドレスとしてラッチ回路３１４を介してトレースメモリ
３２に送出する。図９においては、ステップ９０３にて
分岐が成立したと判別した後には、始めに分岐先ブロッ
クの最初のアドレスをトレースした後に、トレーストラ
ップ処理の実行を検出したならトレーストラップ処理に
よるアドレス出力のトレースに差し替えることもでき
る。
【００３６】図１０は本発明に係るマイクロプロセッサ
の第２の実施例を示す。図１０においては、図１の構成
要素にステータスエンコーダ１７を付加してある。この
ステータスエンコーダ１７は検出信号Ｓ1 及び分岐成立
／不成立信号Ｓ2 をステータス信号線ＳＴに送出するた
めに用いるものである。この結果、図１０のマイクロプ
ロセッサ１に対してトレーサを構成する場合には、マイ
クロプロセッサ１とトレーサ３との間に特別の配線は不
要となる。従って、トレースシステムは図２３に示すも
のと同様なものとして構成できる。
の第２の実施例を示す。図１０においては、図１の構成
要素にステータスエンコーダ１７を付加してある。この
ステータスエンコーダ１７は検出信号Ｓ1 及び分岐成立
／不成立信号Ｓ2 をステータス信号線ＳＴに送出するた
めに用いるものである。この結果、図１０のマイクロプ
ロセッサ１に対してトレーサを構成する場合には、マイ
クロプロセッサ１とトレーサ３との間に特別の配線は不
要となる。従って、トレースシステムは図２３に示すも
のと同様なものとして構成できる。
【００３７】ステータスエンコーダ１７は図１１に示す
４つのステータスビットＳＴ３、ＳＴ２、ＳＴ１、ＳＴ
０を発生する論理ゲート回路によって構成することがで
きる。また、トレースアナライザ３１は図１２に示す回
路によって構成できる。すなわち、図１２に示すごと
く、ステータスデコーダ３１３’は４つのステータスビ
ットＳＴ３、ＳＴ２、ＳＴ１及びＳＴ０をデコードして
デコード信号をトレース制御ユニット３１１、フロー解
析ユニット３１２及びラッチ回路３１４に送出する。こ
の場合、図１２のトレース制御ユニット３１１及びフロ
ー解析ユニット３１２の組合せは図６の場合と同様に動
作し、従って、図７、図９のフローチャートで示すごと
く動作する。
４つのステータスビットＳＴ３、ＳＴ２、ＳＴ１、ＳＴ
０を発生する論理ゲート回路によって構成することがで
きる。また、トレースアナライザ３１は図１２に示す回
路によって構成できる。すなわち、図１２に示すごと
く、ステータスデコーダ３１３’は４つのステータスビ
ットＳＴ３、ＳＴ２、ＳＴ１及びＳＴ０をデコードして
デコード信号をトレース制御ユニット３１１、フロー解
析ユニット３１２及びラッチ回路３１４に送出する。こ
の場合、図１２のトレース制御ユニット３１１及びフロ
ー解析ユニット３１２の組合せは図６の場合と同様に動
作し、従って、図７、図９のフローチャートで示すごと
く動作する。
【００３８】図１３は本発明に係るマイクロプロセッサ
の第３の実施例を示す。図１３においては、図１の構成
要素にキャッシュ制御レジスタ１８を付加してある。こ
のキャッシュ制御レジスタ１８は内部データバスＩＤＢ
に接続されており、これにより、命令キャッシュ１２が
活性化しているか否かを判別する。すなわち、キャッシ
ュ制御レジスタ１８はキャッシュオン／オフ信号Ｓ3 を
発生し、これを外部へ送出すると共に命令キャッシュ１
２に送出する。
の第３の実施例を示す。図１３においては、図１の構成
要素にキャッシュ制御レジスタ１８を付加してある。こ
のキャッシュ制御レジスタ１８は内部データバスＩＤＢ
に接続されており、これにより、命令キャッシュ１２が
活性化しているか否かを判別する。すなわち、キャッシ
ュ制御レジスタ１８はキャッシュオン／オフ信号Ｓ3 を
発生し、これを外部へ送出すると共に命令キャッシュ１
２に送出する。
【００３９】キャッシュ制御レジスタ１８が命令キャッ
シュ１２を活性化するキャッシュオン信号Ｓ3 を発生し
たときには、命令キャッシュ１２は活性化される。この
場合、命令キャッシュ１２がヒットすると、命令キャッ
シュ１２は命令コードを命令デコーダ１１に送出する。
逆に、命令キャッシュ１２がミスヒットすると、命令キ
ャッシュ１２はフェッチ要求をミスヒットした命令アド
レスと共にバス制御ユニット１４に送出する。
シュ１２を活性化するキャッシュオン信号Ｓ3 を発生し
たときには、命令キャッシュ１２は活性化される。この
場合、命令キャッシュ１２がヒットすると、命令キャッ
シュ１２は命令コードを命令デコーダ１１に送出する。
逆に、命令キャッシュ１２がミスヒットすると、命令キ
ャッシュ１２はフェッチ要求をミスヒットした命令アド
レスと共にバス制御ユニット１４に送出する。
【００４０】他方、キャッシュ制御レジスタ１８が命令
キャッシュ１２を非活性にするキャッシュオフ信号Ｓ3
を送出すると、命令キャッシュ１２は非活性となる。こ
の場合、命令キャッシュ１２がヒットしても、命令キャ
シュ１２はヒットした命令アドレスと共にフェッチ要求
をバス制御ユニット１４に送出する。
キャッシュ１２を非活性にするキャッシュオフ信号Ｓ3
を送出すると、命令キャッシュ１２は非活性となる。こ
の場合、命令キャッシュ１２がヒットしても、命令キャ
シュ１２はヒットした命令アドレスと共にフェッチ要求
をバス制御ユニット１４に送出する。
【００４１】図１４は図１３の命令キャッシュ１２の詳
細なブロック回路図である。図１４においては、キャッ
シュ制御レジスタ１８のキャッシュオン／オフ信号Ｓ3
がキャッシュ制御ユニット１２４に供給されている。キ
ャッシュ制御レジスタ１８が命令キャッシュ１２を活性
化するキャッシュオン信号Ｓ3 を発生したときには、キ
ャッシュ制御ユニット１２４は図２の場合と同様に動作
する。逆に、キャッシュ制御レジスタ１８が命令キャッ
シュ１２を非活性にするキャッシュオフ信号Ｓ3 を発生
したときには、比較器１２３のヒット／ミスヒット出力
に関係なく、キャッシュ制御ユニット１２４はラッチ回
路１２６からの命令アドレスと共にフェッチ要求を発生
する。また、この場合、キャッシュ制御ユニット１２４
はセレクタ１２５を制御して内部データバスＩＤＢを選
択させる。
細なブロック回路図である。図１４においては、キャッ
シュ制御レジスタ１８のキャッシュオン／オフ信号Ｓ3
がキャッシュ制御ユニット１２４に供給されている。キ
ャッシュ制御レジスタ１８が命令キャッシュ１２を活性
化するキャッシュオン信号Ｓ3 を発生したときには、キ
ャッシュ制御ユニット１２４は図２の場合と同様に動作
する。逆に、キャッシュ制御レジスタ１８が命令キャッ
シュ１２を非活性にするキャッシュオフ信号Ｓ3 を発生
したときには、比較器１２３のヒット／ミスヒット出力
に関係なく、キャッシュ制御ユニット１２４はラッチ回
路１２６からの命令アドレスと共にフェッチ要求を発生
する。また、この場合、キャッシュ制御ユニット１２４
はセレクタ１２５を制御して内部データバスＩＤＢを選
択させる。
【００４２】図１５は図１３のマイクロプロセッサ１の
トレースシステムを示す。図１５においては、マイクロ
プロセッサ１のキャッシュオン／オフ信号Ｓ3 がトレー
スアナライザ３１に供給されている点が、図４の場合と
異なる。この結果、トレースアナライザ３１において
は、図１６に示すごとく、図６の構成要素に対してアン
ド回路３１５、３１６が付加されている。すなわち、キ
ャッシュオン／オフ信号Ｓ3 が“１”（キャッシュオン
状態）を示しているときには、アンド回路３１５、３１
６はイネーブルとなって２つの信号Ｓ1 、Ｓ2 を通過さ
せ、この結果、トレースアナライザ３１は図６の場合と
同様に動作する。逆に、キャッシュオン／オフ信号Ｓ3
が“０”（キャッシュオフ状態）を示しているときに
は、アンド回路３１５、３１６はディセーブルとなり、
従って、トレース制御ユニット３１１及びフロー解析ユ
ニット３１２の組合せは通常のトレースを行う。つま
り、この場合、図１３のマイクロプロセッサ１はキャッ
シュなしのマイクロプロセッサとして動作し、従って、
すべての命令アクセスはマイクロプロセッサ１の外部に
送出されるからである。
トレースシステムを示す。図１５においては、マイクロ
プロセッサ１のキャッシュオン／オフ信号Ｓ3 がトレー
スアナライザ３１に供給されている点が、図４の場合と
異なる。この結果、トレースアナライザ３１において
は、図１６に示すごとく、図６の構成要素に対してアン
ド回路３１５、３１６が付加されている。すなわち、キ
ャッシュオン／オフ信号Ｓ3 が“１”（キャッシュオン
状態）を示しているときには、アンド回路３１５、３１
６はイネーブルとなって２つの信号Ｓ1 、Ｓ2 を通過さ
せ、この結果、トレースアナライザ３１は図６の場合と
同様に動作する。逆に、キャッシュオン／オフ信号Ｓ3
が“０”（キャッシュオフ状態）を示しているときに
は、アンド回路３１５、３１６はディセーブルとなり、
従って、トレース制御ユニット３１１及びフロー解析ユ
ニット３１２の組合せは通常のトレースを行う。つま
り、この場合、図１３のマイクロプロセッサ１はキャッ
シュなしのマイクロプロセッサとして動作し、従って、
すべての命令アクセスはマイクロプロセッサ１の外部に
送出されるからである。
【００４３】分岐命令は静的分岐命令のみを含むものと
すれば、図１６のトレース制御ユニット３１１、フロー
解析ユニット３１２及びアンド回路３１５、３１６の組
合せ図１７に示すごとく動作する。図１７においては、
ステップ１９０１が図７に付加されている。すなわち、
ステップ１９０１では、キャッシュオン／オフ信号Ｓ3
に従って命令キャッシュ１２が活性化（オン状態）か否
かを判別する。この結果、命令キャッシュ１２が非活性
化（オフ）されていれば、ステップ９０４に進み、通常
のトレースを行う。逆に、命令キャッシュ１２が活性化
（オン）されていれば、ステップ９０１に進み、その後
は図７に示す動作が実行されることになる。
すれば、図１６のトレース制御ユニット３１１、フロー
解析ユニット３１２及びアンド回路３１５、３１６の組
合せ図１７に示すごとく動作する。図１７においては、
ステップ１９０１が図７に付加されている。すなわち、
ステップ１９０１では、キャッシュオン／オフ信号Ｓ3
に従って命令キャッシュ１２が活性化（オン状態）か否
かを判別する。この結果、命令キャッシュ１２が非活性
化（オフ）されていれば、ステップ９０４に進み、通常
のトレースを行う。逆に、命令キャッシュ１２が活性化
（オン）されていれば、ステップ９０１に進み、その後
は図７に示す動作が実行されることになる。
【００４４】また、分岐命令は静的分岐命令及び動的分
岐命令を含むものとすれば、図１６のトレース制御ユニ
ット３１１、フロー解析ユニット３１２及びアンド回路
３１５、３１６の組合せ図１８に示すごとく動作する。
図１８においては、ステップ２００１が図９に付加され
ている。すなわち、ステップ２００１では、キャッシュ
オン／オフ信号Ｓ3 に従って命令キャッシュ１２が活性
化（オン状態）か否かを判別する。この結果、命令キャ
ッシュ１２が非活性化（オフ）されていれば、ステップ
９０４に進み、通常のトレースを行う。逆に、命令キャ
ッシュ１２が活性化（オン）されていれば、ステップ９
０１に進み、その後は図９に示す動作が実行されること
になる。
岐命令を含むものとすれば、図１６のトレース制御ユニ
ット３１１、フロー解析ユニット３１２及びアンド回路
３１５、３１６の組合せ図１８に示すごとく動作する。
図１８においては、ステップ２００１が図９に付加され
ている。すなわち、ステップ２００１では、キャッシュ
オン／オフ信号Ｓ3 に従って命令キャッシュ１２が活性
化（オン状態）か否かを判別する。この結果、命令キャ
ッシュ１２が非活性化（オフ）されていれば、ステップ
９０４に進み、通常のトレースを行う。逆に、命令キャ
ッシュ１２が活性化（オン）されていれば、ステップ９
０１に進み、その後は図９に示す動作が実行されること
になる。
【００４５】図１９は本発明に係るマイクロプロセッサ
の第４の実施例を示す。図１９においては、図１３の構
成要素にステータスエンコーダ１７’を付加してある。
このステータスエンコーダ１７’は検出信号Ｓ1 、分岐
成立／不成立信号Ｓ2 、キャッシュオン／オフ信号Ｓ3
をステータス信号線ＳＴに送出するために用いるもので
ある。この結果、図１３のマイクロプロセッサ１に対し
てトレーサを構成する場合には、マイクロプロセッサ１
とトレーサ３との間に特別の配線は不要となる。従っ
て、トレースシステムは図２３に示すものと同様なもの
として構成できる。
の第４の実施例を示す。図１９においては、図１３の構
成要素にステータスエンコーダ１７’を付加してある。
このステータスエンコーダ１７’は検出信号Ｓ1 、分岐
成立／不成立信号Ｓ2 、キャッシュオン／オフ信号Ｓ3
をステータス信号線ＳＴに送出するために用いるもので
ある。この結果、図１３のマイクロプロセッサ１に対し
てトレーサを構成する場合には、マイクロプロセッサ１
とトレーサ３との間に特別の配線は不要となる。従っ
て、トレースシステムは図２３に示すものと同様なもの
として構成できる。
【００４６】ステータスエンコーダ１７’は図２０に示
す５つのステータスビットＳＴ４、ＳＴ３、ＳＴ２、Ｓ
Ｔ１、ＳＴ０を発生する論理ゲート回路によって構成す
ることができる。また、トレースアナライザ３１は図２
１に示す回路によって構成できる。すなわち、図２１に
示すごとく、ステータスデコーダ３１３’は５つのステ
ータスビットＳＴ４、ＳＴ３、ＳＴ２、ＳＴ１及びＳＴ
０をデコードしてデコード信号をトレース制御ユニット
３１１、フロー解析ユニット３１２及びラッチ回路３１
４に送出する。この場合、図２１のトレース制御ユニッ
ト３１１及びフロー解析ユニット３１２の組合せは図１
４の場合と同様に動作し、従って、図１７、図１８のフ
ローチャートで示すごとく動作する。
す５つのステータスビットＳＴ４、ＳＴ３、ＳＴ２、Ｓ
Ｔ１、ＳＴ０を発生する論理ゲート回路によって構成す
ることができる。また、トレースアナライザ３１は図２
１に示す回路によって構成できる。すなわち、図２１に
示すごとく、ステータスデコーダ３１３’は５つのステ
ータスビットＳＴ４、ＳＴ３、ＳＴ２、ＳＴ１及びＳＴ
０をデコードしてデコード信号をトレース制御ユニット
３１１、フロー解析ユニット３１２及びラッチ回路３１
４に送出する。この場合、図２１のトレース制御ユニッ
ト３１１及びフロー解析ユニット３１２の組合せは図１
４の場合と同様に動作し、従って、図１７、図１８のフ
ローチャートで示すごとく動作する。
【００４７】なお、上述の実施例においては、動的分岐
命令としてレジスタ間接分岐命令を例としたが、本発明
は例外処理の実行による例外処理プログラムにも適用で
きる。また、図７、図９、図１７及び図１８において
は、ブロックの最初のアドレスをトレースしているが、
命令フローの解析に役立つブロック番号のようなブロッ
クを代表する番号をトレースしてもよい。
命令としてレジスタ間接分岐命令を例としたが、本発明
は例外処理の実行による例外処理プログラムにも適用で
きる。また、図７、図９、図１７及び図１８において
は、ブロックの最初のアドレスをトレースしているが、
命令フローの解析に役立つブロック番号のようなブロッ
クを代表する番号をトレースしてもよい。
【００４８】
【発明の効果】以上説明したように本発明によれば、分
岐命令の実行に関する情報及び分岐が成立したか否かの
情報をキャッシュ内蔵マイクロプロセッサの外部に出力
しているので、たとえ命令キャッシュがヒットしても、
これらの情報を用いて命令のトレースを実行して効率的
なデバッグを可能にしている。
岐命令の実行に関する情報及び分岐が成立したか否かの
情報をキャッシュ内蔵マイクロプロセッサの外部に出力
しているので、たとえ命令キャッシュがヒットしても、
これらの情報を用いて命令のトレースを実行して効率的
なデバッグを可能にしている。
【図１】本発明に係るマイクロプロセッサの第１の実施
例を示すブロック回路図である。
例を示すブロック回路図である。
【図２】図１の命令キャッシュの詳細なブロック回路図
である。
である。
【図３】図１のバス制御ユニットの詳細なブロック回路
図である。
図である。
【図４】図１のマイクロプロセッサに用いられる命令コ
ードの一例を示す。
ードの一例を示す。
【図５】図１のマイクロプロセッサのためのトレースシ
ステムを示すブロック回路図である。
ステムを示すブロック回路図である。
【図６】図５のトレースアナライザの詳細なブロック回
路図である。
路図である。
【図７】図５のトレーサの動作を示すフローチャートで
ある。
ある。
【図８】図１のマイクロプロセッサにおいて動作するト
レーストラップ処理を示す図である。
レーストラップ処理を示す図である。
【図９】図５のトレーサの動作を示すフローチャートで
ある。
ある。
【図１０】本発明に係るマイクロプロセッサの第２の実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図１１】図１０のステータスエンコーダの出力を示す
図である。
図である。
【図１２】図１０のマイクロプロセッサ用トレースアナ
ライザの詳細なブロック回路図である。
ライザの詳細なブロック回路図である。
【図１３】本発明に係るマイクロプロセッサの第３の実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図１４】図１３の命令キャッシュの詳細なブロック回
路図である。
路図である。
【図１５】図１３のマイクロプロセッサのためのトレー
スシステムを示すブロック回路図である。
スシステムを示すブロック回路図である。
【図１６】図１５のトレースアナライザの詳細なブロッ
ク回路図である。
ク回路図である。
【図１７】図１５のトレーサの動作を示すフローチャー
トである。
トである。
【図１８】図１５のトレーサの動作を示すフローチャー
トである。
トである。
【図１９】本発明に係るマイクロプロセッサの第４の実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図２０】図１９のステータスエンコーダの出力を示す
図である。
図である。
【図２１】図１９のマイクロプロセッサのためのトレー
スアナライザの詳細なブロック回路図である。
スアナライザの詳細なブロック回路図である。
【図２２】従来のマイクロプロセッサを示すブロック回
路図である。
路図である。
【図２３】図２２のマイクロプロセッサのためのトレー
スシステムを示すブロック回路図である。
スシステムを示すブロック回路図である。
１…マイクロプロセッサ ２…外部メモリ ３…トレーサ １１…、命令デコーダ １２…命令キャッシュ １３…実行ユニット １４…バス制御ユニット １５…オア回路 １６…割り込み検出ユニット １７、１７’…ステータスエンコーダ １８…キャッシュ制御レジスタ ３１…トレースアナライザ ３２…トレースメモリ １２１…タグ部 １２２…データ部 １２３…比較器 １２４…キャッシュ制御ユニット １２５…セレクタ １２６…ラッチ／ゲート １３１…演算器 １３２…分岐アドレス発生器 １３３…割り込みアドレス発生器 １３４…分岐条件判別器 １３５…セレクタ １３６…＋１インクレメンタ １３７…データレジスタ １３８…データアクセス制御ユニット ３１１…トレース制御ユニット ３１２…フロー解析ユニット ３１３、３１３’…ステータスデコーダ ３１４…ラッチ回路 ３１５、３１６…アンド回路
Claims (13)
- 【請求項１】 実行すべき分岐命令を検出する分岐命令
検出手段と、 前記分岐命令が検出されたか否かを外部に通知する分岐
命令検出通知手段と、 前記分岐命令の実行によって分岐が成立したか否を判別
する分岐成立／不成立判別手段と、 前記分岐が成立したか否かを外部に通知する分岐成立／
不成立通知手段とを具備するキャッシュ内蔵マイクロプ
ロセッサ。 - 【請求項２】 前記各通知手段は外部ステータス信号端
子を用いる請求項１に記載のキャシュ内蔵マイクロプロ
セッサ。 - 【請求項３】 さらに、 前記分岐命令が分岐先を予め静的に決定できない動的分
岐命令であるか否かを判別する動的分岐命令判別手段
と、 前記動的分岐命令が検出されたときに割込みを発生する
割込発生手段と、 該割込みが発生したときにトレーストラップ処理を実行
して前記分岐先を演算して外部に出力するトレーストラ
ップ処理手段とを具備する請求項１に記載のキャッシュ
内蔵マイクロプロセッサ。 - 【請求項４】 さらに、 命令キャッシュ（１２）が活性化されているか否かを判
別する命令キャッシュ活性判別手段と、 前記命令キャッシュが活性化しているか否かを外部に通
知するキャッシュ活性／非活性通知手段とを具備する請
求項１に記載のキャッシュ内蔵マイクロプロセッサ。 - 【請求項５】 前記各通知手段は外部ステータス信号端
子（ＳＴ）を用いる請求項４に記載のキャシュ内蔵マイ
クロプロセッサ。 - 【請求項６】 命令アドレスを発生する実行ユニット
（１３）と、 該実行ユニットに接続され、前記命令アドレスを受信
し、該命令アドレスが登録されているときには該命令ア
ドレスに対応する命令コードを発生し、前記命令アドレ
スが登録されていないときにはリプレースフェッチ要求
を外部へ発生する命令キャッシュ（１２）と、 該命令キャッシュ及び前記実行ユニットに接続され、前
記命令キャッシュからの命令コードをデコードして分岐
命令を含む制御信号を前記実行ユニットに発生する命令
デコーダ（１１）と、 前記命令デコーダに接続され、前記分岐命令の発生を外
部に出力する分岐命令発生出力手段と、 前記実行ユニットに接続され、該実行ユニットが前記分
岐命令を実行して分岐が成立したときに該分岐の成立を
外部へ出力する分岐命令成立出力手段とを具備するマイ
クロプロセッサ。 - 【請求項７】 さらに、 前記実行ユニット及び前記命令キャッシュに接続され、
前記マイクロプロセッサの状態を示すステータス信号を
外部へ出力するバス制御ユニット（１４）を具備し、前
記分岐命令発生出力手段及び前記分岐命令成立出力手段
は前記マイクロプロセッサのステータス信号端子を用い
る請求項６に記載のマイクロプロセッサ。 - 【請求項８】 さらに、 前記分岐命令が分岐先を予め静的に決定できない動的分
岐命令のときに割込みを発生する割込発生手段を具備
し、 前記実行ユニットは前記割込みを受信してトレーストラ
ップ処理を実行し、前記分岐先を外部へ出力する出力手
段を具備する請求項６に記載のマイクロプロセッサ。 - 【請求項９】 さらに、 前記実行ユニット及び前記命令キャッシュに接続され、
該命令キャッシュを活性化／非活性化し該命令キャッシ
ュの活性／非活性に応じてキャッシュオン／オフ信号を
外部へ出力するキャッシュ制御レジスタ（１８）を具備
する請求項７に記載のマイクロプロセッサ。 - 【請求項１０】 実行すべき分岐命令を検出したか否か
を示す検出信号（Ｓ1 ）、該分岐命令を実行したときに
分岐が成立したか否かを示す分岐成立／非成立信号（Ｓ
2 ）及び外部メモリ（２）にアクセスを要求する命令ア
ドレスを伴なうアクセス信号を出力する、命令キャッシ
ュ（１３）内蔵マイクロプロセッサ（１）のトレースシ
ステムであって、 前記検出信号を受信して分岐命令が実行されたか否かを
判別する手段と、 前記分岐成立／非成立信号を受信して分岐が成立したか
否かを判別する手段と、 前記アクセス信号を受信して前記外部メモリにアクセス
されたか否かを判別する手段と、 分岐命令が実行されかつ前記外部メモリにアクセスされ
たときに、前記出力された命令アドレスをトレースする
手段と、 分岐命令が実行され、前記分岐命令の実行後分岐が不成
立し、かつ前記外部メモリにアクセスされていないとき
に、次のブロックをトレースする手段と、 分岐命令が実行され、前記分岐命令の実行後分岐が成立
し、かつ前記外部メモリにアクセスされていないとき
に、分岐先のブロックをトレースする手段とを具備する
トレースシステム。 - 【請求項１１】 実行すべき分岐命令を検出したか否か
を示す検出信号（Ｓ1 ）、該分岐命令を実行したときに
分岐が成立したか否かを示す分岐成立／不成立信号（Ｓ
2 ）及び外部メモリ（２）にアクセスを要求する命令ア
ドレスを伴なうアクセス信号を出力し、前記分岐命令が
予め静的に決定できない動的分岐命令であるときにトレ
ーストラップ処理を実行して分岐先アドレスを外部へ出
力する、命令キャッシュ（１３）内蔵マイクロプロセッ
サ（１）のトレースシステムであって、 前記検出信号を受信して分岐命令が実行されたか否かを
判別する手段と、 前記分岐成立／不成立信号を受信して分岐が成立したか
否かを判別する手段と、 前記アクセス信号を受信して前記外部メモリにアクセス
されたか否かを判別する手段と、 分岐命令が実行されかつ前記外部メモリにアクセスされ
たときに、前記出力された命令アドレスをトレースする
手段と、 分岐命令が実行され、前記分岐命令の実行後分岐が不成
立し、かつ前記外部メモリにアクセスされていないとき
に、次のブロックをトレースする手段と、 分岐命令が実行され、前記分岐命令の実行後分岐が成立
し、前記外部メモリにアクセスされず、かつトレースト
ラップ処理が実行されていない時に、分岐先のブロック
をトレースする手段と、 分岐命令が実行され、前記分岐命令の実行後分岐が成立
し、前記外部メモリにアクセスされず、かつトレースト
ラップ処理が実行されているときに、該トレーストラッ
プ処理によって出力された分岐先アドレスをトレースす
る手段とを具備するトレースシステム。 - 【請求項１２】 実行すべき分岐命令を検出したか否か
を示す検出信号（Ｓ1 ）、該分岐命令を実行したときに
分岐が成立したか否かを示す分岐成立／不成立信号（Ｓ
2 ）、外部メモリ（２）にアクセスを要求する命令アド
レスを伴なうアクセス信号及び命令キャッシュ（１３）
を活性化／非活性化するキャッシュオン／オフ信号（Ｓ
3 ）を出力する、命令キャッシュ内蔵マイクロプロセッ
サ（１）のトレースシステムであって、 前記検出信号を受信して分岐命令が実行されたか否かを
判別する手段と、 前記分岐成立／不成立信号を受信して分岐が成立したか
否かを判別する手段と、 前記アクセス信号を受信して前記外部メモリにアクセス
されたか否かを判別する手段と、 前記キャッシュオンオフ信号を受信して前記命令キャシ
ュが活性化しているか非活性化しているかを判別する手
段と、 前記命令キャシュが非活性化されているとき、もしくは
分岐命令が実行されかつ前記外部メモリにアクセスされ
たときに、前記出力された命令アドレスをトレースする
手段と、 前記命令キャッシュが活性化され、分岐命令が実行さ
れ、前記分岐命令の実行後分岐が不成立し、かつ前記外
部メモリにアクセスされていないときに、次のブロック
をトレースする手段と、 前記命令キャッシュが活性化され、分岐命令が実行さ
れ、前記分岐命令の実行後分岐が成立し、かつ前記外部
メモリにアクセスされていないときに、分岐先のブロッ
クをトレースする手段とを具備するトレースシステム。 - 【請求項１３】 実行すべき分岐命令を検出したか否か
を示す検出信号（Ｓ1 ）、該分岐命令を実行したときに
分岐が成立したか否かを示す分岐成立／不成立信号（Ｓ
2 ）、外部メモリ（２）にアクセスを要求する命令アド
レスを伴なうアクセス信号及び命令キャッシュ（１３）
を活性化／非活性化するキャッシュオンオフ信号
（Ｓ3 ）を出力し、前記分岐命令が予め静的に決定でき
ない動的分岐命令であるときにトレーストラップ処理を
実行して分岐先アドレスを外部へ出力する、命令キャッ
シュ内蔵マイクロプロセッサ（１）のトレースシステム
であって、 前記検出信号を受信して分岐命令が実行されたか否かを
判別する手段と、 前記分岐成立／不成立信号を受信して分岐が成立したか
否かを判別する手段と、 前記アクセス信号を受信して前記外部メモリにアクセス
されたか否かを判別する手段と、 前記キャッシュオンオフ信号を受信して前記命令キャッ
シュが活性化されているか非活性化されているかを判別
する手段と、 前記命令キャッシュが非活性化されているとき、もしく
は分岐命令が実行され、かつ前記外部メモリにアクセス
されたときに、前記出力された命令アドレスをトレース
する手段と、 前記命令キャッシュが活性化され、分岐命令が実行さ
れ、前記分岐命令の実行後分岐が不成立し、かつ前記外
部メモリにアクセスされていないときに、次のブロック
をトレースする手段と、 前記命令キャッシュが活性化され、分岐命令が実行さ
れ、前記分岐命令の実行後分岐が成立し、前記外部メモ
リにアクセスされず、かつトレーストラップ処理が実行
されていないときに、分岐先のブロックをトレースする
手段と、前記命令キャッシュが活性化され、分岐命令が
実行され、前記分岐命令の実行後分岐が成立し、前記外
部メモリにアクセスされず、かつトレーストラップ処理
が実行されているときに、該トレーストラップ処理によ
って出力された分岐先アドレスをトレースする手段とを
具備するトレースシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128091A JP2646957B2 (ja) | 1992-05-13 | 1993-04-30 | キャッシュ内蔵マイクロプロセッサ及びそのトレースシステム |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11940392 | 1992-05-13 | ||
| JP4-187497 | 1992-06-22 | ||
| JP18749792 | 1992-06-22 | ||
| JP4-119403 | 1992-06-22 | ||
| JP5128091A JP2646957B2 (ja) | 1992-05-13 | 1993-04-30 | キャッシュ内蔵マイクロプロセッサ及びそのトレースシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675858A true JPH0675858A (ja) | 1994-03-18 |
| JP2646957B2 JP2646957B2 (ja) | 1997-08-27 |
Family
ID=27313814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128091A Expired - Lifetime JP2646957B2 (ja) | 1992-05-13 | 1993-04-30 | キャッシュ内蔵マイクロプロセッサ及びそのトレースシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646957B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001222446A (ja) * | 2000-02-07 | 2001-08-17 | Motorola Inc | 実時間プロセッサ用デバッグシステム |
| US6922795B2 (en) | 1998-03-31 | 2005-07-26 | Seiko Epson Corporation | Microcomputer, electronic equipment, and debugging system |
| WO2012070137A1 (ja) * | 2010-11-25 | 2012-05-31 | トヨタ自動車株式会社 | プロセッサ、電子制御装置、作成プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284644A (ja) * | 1987-05-18 | 1988-11-21 | Matsushita Electric Ind Co Ltd | 命令アドレス出力回路 |
| JPH03137736A (ja) * | 1989-10-24 | 1991-06-12 | Fujitsu Ltd | マイクロプロセッサ動作トレース方式 |
-
1993
- 1993-04-30 JP JP5128091A patent/JP2646957B2/ja not_active Expired - Lifetime
Patent Citations (2)
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|---|---|---|---|---|
| JPS63284644A (ja) * | 1987-05-18 | 1988-11-21 | Matsushita Electric Ind Co Ltd | 命令アドレス出力回路 |
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| US7065678B2 (en) | 1998-03-31 | 2006-06-20 | Seiko Epson Corporation | Microcomputer, electronic equipment, and debugging system |
| JP2001222446A (ja) * | 2000-02-07 | 2001-08-17 | Motorola Inc | 実時間プロセッサ用デバッグシステム |
| WO2012070137A1 (ja) * | 2010-11-25 | 2012-05-31 | トヨタ自動車株式会社 | プロセッサ、電子制御装置、作成プログラム |
| JP5532144B2 (ja) * | 2010-11-25 | 2014-06-25 | トヨタ自動車株式会社 | プロセッサ、電子制御装置、作成プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2646957B2 (ja) | 1997-08-27 |
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Legal Events
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|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
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