JPH04350735A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令コードあるいはメ
モリ・オペランドをキャッシングするキャッシュ・メモ
リを内蔵したマイクロプロセッサにおいて、バス・サイ
クルに同期して指定された命令を実行するとトラップを
発生するマイクロプロセッサのデバッグに関する。

【０００２】

【従来の技術】マイクロプロセッサのプログラム開発時
、あるいはシステムにおける何等かの不具合が発見され
た場合、デバッグ方法には大別して以下のようなものが
ある。

【０００３】トレース：プログラムの実行位置を示す情
報、あるいはメモリ・オペランドのアクセスに関する情
報を収集し、これを組み立てることにより命令実行ある
いはオペランド・アクセスの順序を知る。前記情報は、
一般にマイクロプロセッサの外部端子で観測可能なバス
・サイクルのアドレス、データ、およびステータス等に
よって構成される。

【０００４】マイクロプロセッサの動作に関係なく、外
部で情報を収集すれば良いのでマイクロプロセッサに特
別な機能が無くても実現できる。また、デバッグの対象
となるプログラムの実行に対して、割込み／例外を発生
させて中断したり、バス・サイクルを待合せしたりする
必要が無いので、デバッグ状態／非デバッグ状態でタイ
ミングが変わらないという利点がある。

【０００５】一方、デバッグ対象のプログラムに対して
、特定の状況を検出して中断しないため、プログラムの
状態を単に観測するだけでの受動的な方法である。

【０００６】トラップ：あらかじめ設定した特定の位置
（アドレス）の命令コードあるいはメモリ・オペランド
のアクセスがあったことでデバッグ・プログラム（以下
デバッガと称する）に制御を移し、さらに詳細なデバッ
グを進める。

【０００７】トレースとは異なり、必要な時点でデバッ
ガに制御を移し、デバッグを進めることができる利点を
持つ。ただし、設定したアドレスに対して正確に（例え
ば設定したアドレスを持つ命令コードを実行した直後に
／実行する直前に）割込み／例外を発生し、デバッガに
制御を移すためのハードウェア的な機構（一般にトラッ
プ割込みと呼ばれる）を持つことが要求される。

【０００８】また、１）プログラムの正確な実行順序を
知っておく必要がある、２）予定どおりのトラップがか
けられなければ（例えばトラップよりも前にプログラム
が暴走するような場合）プログラム実行を中断できない
、などの欠点を持つ。

【０００９】シングル・ステップ：１命令を実行する毎
にデバッガに制御を移し、マイクロプロセッサの内部状
態（汎用レジスタ、プロセッサ・ステータス・ワード：
ＰＳＷ、プログラム・カウンタ：ＰＣなど）を表示した
り、一部分の内容を変更しながら、プログラムの実行を
進める。

【００１０】マイクロプロセッサの内部状態を命令実行
毎に把握できるため、極めて詳細にプログラムの実行経
過を把握することができる。

【００１１】一方、マイクロプロセッサ自体に１命令を
実行した時点で割込み／例外を発生し、デバッガに制御
を移すためのハードウェア的な機構（一般にシングル・
ステップ割込みと呼ばれる）を持つことが要求され、ど
のマイクロプロセッサでも実現可能なわけではない。ま
た、１命令毎にデバッガに制御が移るため、デバッグ対
象のプログラムに対し、１）実行効率が悪い、２）タイ
ミング・クリチカルな処理（例としてタイマ・ルーチン
などが挙げられる）はデバッグできない、３）内部動作
タイミングがデバッグ／非デバッグ時で全く異なる、等
の欠点もある。

【００１２】以上に述べたように各デバッグ方法には、
それぞれの利点と欠点があるため、一般には次のように
組み合わせて使用する。

【００１３】１）トレース機能により実際にどのような
順序で命令が実行されているかを知る。

【００１４】２）トラップ機能により問題が発生してい
る付近でデバッガに制御を移す。

【００１５】３）シングル・ステップ機能により１命令
づつ丹念に命令の実行状況を追う。

【００１６】このように、トラップ機能は効率的なプロ
グラム・デバッグを行う上で必須の機能である。

【００１７】前述のようにトラップ機能を実現するため
には、マイクロプロセッサ自体に特別のハードウェアを
持つことが要求されるが、シングル・ステップ機能とデ
バッガ内のソフトウェア処理により代替することが行わ
れる。

【００１８】トラップ機能が指定されるとシングル・ス
テップ割込みが設定され、デバッグ対象のプログラムを
１命令実行すると、デバッガに制御が戻される。この時
デバッガはマイクロプロセッサの内部状態を退避すると
同時に、あらかじめ設定されたトラップ条件が満たされ
ているかどうかをチェックする。例えば特定アドレスの
命令コードに対してトラップが設定されていた場合、退
避したプログラム・カウンタ：ＰＣの内容によって比較
を行う。また、特定アドレスのメモリ・アクセスに対し
てトラップが設定されていた場合、退避したプログラム
・カウンタ：ＰＣから知る命令コードを解析し、この命
令がメモリ・アクセスを伴うものである場合、退避した
汎用レジスタの値等を用いて対象となるメモリ・アドレ
スを計算して比較を行う。

【００１９】あらかじめ設定されたトラップ条件を満た
していなければ、退避していた内部状態を復帰すると同
時に元のプログラムに制御を移す。この時デバッガはデ
バッグに対する状態をユーザに何も出力しない（たとえ
ばメッセージの類）ため、デバッグ対象のプログラムは
何の影響も受けないように見える。

【００２０】一方、あらかじめ設定されたトラップ条件
を満たせば、デバッガはトラップが発生したことをユー
ザに出力し、以降のシングル・ステップ割込みの発生が
解除される。

【００２１】以上説明したように、マイクロプロセッサ
自体にトラップ割込み機能を持たなくとも、疑似的にト
ラップ機能を実現できる。しかしながら、トラップ条件
を満たすまでにシングル・ステップ割込みを１命令毎に
用いるため、非常に効率の悪いものとなる。

【００２２】次に、従来の命令コードに対するトラップ
割込みの実現方法について、図面を参照して具体的に説
明する。

【００２３】図３は、トラップ割込み機能を持つマイク
ロプロセッサの具体的構成を示す図面である。まず、一
般的な命令処理の手順について述べる。

【００２４】プリフェッチ・ユニット３１０でデータ端
子を介してプリフェッチされた命令コードは、一時的に
プリフェッチ・バッファ（図面では省略している）に格
納される。プリフェッチ・ユニット３１０に一時的に格
納された命令コードは、デコード・ユニット３２０の要
求に従ってデコード・ユニット３２０に転送され命令単
位の制御信号を発生する。実行ユニット３３０は、汎用
レジスタ、演算装置、および制御回路等を有し、デコー
ド・ユニット３２０が発生する信号に対応して、それぞ
れの命令に対する実行処理を行う。実行処理には、命令
コードに対応した命令機能の他に、割込みや例外に対応
する処理も含まれる。実行ユニット３３０でメモリ・オ
ペランドが必要な場合は、実効アドレス計算器３４０で
メモリ・アドレスが計算され、バス・サイクル制御ユニ
ット３５０に通知する。同様にデコード・ユニット３２
０の要求に対応する命令コードがプリフェッチ・ユニッ
ト３１０に格納されていなければプリフェッチ・ユニッ
ト３１０は、バス・サイクル制御ユニット３５０に通知
する。

【００２５】バス・サイクル制御ユニット３５０は、通
知されたアドレスおよび要求の種類にしたがってバス・
サイクルを起動し、メモリをアクセスする。プリフェッ
チ・ユニット３１０から要求の場合、命令コードに対す
る命令フェッチ・バス・サイクルとなる。また、実行ユ
ニット３３０からの要求の場合、メモリ・データに対す
るリード・バス・サイクルまたはライト・バス・サイク
ルとなる。

【００２６】バス・サイクルは、アドレス端子からのア
ドレス出力、データ端子からのデータ出力あるいは入力
、ステータス端子からのバス・サイクルの種類を示すス
テータス信号とバス・サイクルのタイミングを示すタイ
ミング信号によって構成される。

【００２７】各ユニット３３０，３４０，３５０は、内
部データ・バス、および内部アドレス・バスを介して接
続される。

【００２８】次にトラップ割込み機能の動作について述
べる。ＥＴＲＡＰ端子は、バス・サイクル制御ユニット
３５０によって発生されるバス・サイクルの終了時にト
ラップ割込み要求をサンプルする端子である。命令フェ
ッチ・バス・サイクルに同期してＥＴＲＡＰ端子がアク
ティブになると、トラップ割込み要求は命令コードとと
もにプリフェッチ・ユニット３１０内のプリフェッチ・
バッファに取り込まれる。デコード・ユニット３２０の
要求に従って命令コードがデコード・ユニット３２０に
転送されると、トラップ割込み要求もデコード・ユニッ
ト３２０に転送される。デコード・ユニット３２０で発
生された命令単位の制御信号とともに、トラップ割込み
要求が実行ユニット３３０まで通知される。実行ユニッ
ト３３０は、命令実行処理を終了するとトラップ割込み
要求をサンプリングし、次の命令実行処理を行わずにト
ラップ割込み処理を行う。

【００２９】トラップ割込み処理は、通常の割込み要求
端子ＩＮＴからの割込み要求同様に、現在のプログラム
・カウンタ：ＰＣ、およびプログラム・ステータス・ワ
ード：ＰＳＷの内容を外部メモリ内のスタック領域に退
避するとともに、割込み要求の種類に応じてあらかじめ
定められたアドレスに分岐する。

【００３０】またリード／ライト・バス・サイクルに同
期してＥＴＲＡＰ端子がアクティブになると、トラップ
割込み要求は直接実行ユニット３３０に通知され、命令
実行処理を終了するとトラップ割込み要求をサンプリン
グし、次の命令実行処理を行わずにトラップ割込み処理
を行う。

【００３１】図面では、トラップ割込み要求の流れを点
線で示している。

【００３２】図４は、図３のマイクロプロセッサ４００
を用いたプログラム・デバッグ・システムの構成を示す
図面である。この図面を用い、トラップ機能の動作につ
いて説明する。

【００３３】メモリ装置４１０はマイクロプロセッサ４
００がアクセスするメモリであり、アドレス・バス、デ
ータ・バスおよびステータス信号で結合される。デバッ
グ装置４２０は、アドレス・バスならびにステータス信
号によってマイクロプロセッサ４００と結合される。

【００３４】トラップ・アドレス・レジスタ４２１はト
ラップ割込みを発生するアドレスを設定するレジスタ、
トラップ・サイクル・レジスタ４２２はトラップ割込み
を発生するバス・サイクルの種類を設定するレジスタ、
アドレス・コンパレータ４２３はアドレス・バスの値と
トラップ・アドレス・レジスタ４２１の内容を比較し一
致するかどうかを判定するコンパレータ、ステータス・
コンパレータ４２４はステータス信号とトラップ・サイ
クル・レジスタ４２２の内容を比較し一致するかどうか
を判定するコンパレータ、トラップ信号発生回路４２５
はアドレス・コンパレータ４２３およびステータス・コ
ンパレータ４２４からの出力によってトラップ割込み要
求信号ＥＴＲＡＰＲＥＱを発生する回路である。

【００３５】デバッグ装置４２０からのトラップ割込み
信号ＥＴＲＡＰＲＥＱは、マイクロプロセッサ４００の
トラップ割込み要求端子ＥＴＲＡＰに接続される。マイ
クロプロセッサ４００がバス・サイクルを発行すると、
アドレス・バスならびにステータス信号の値とデバッグ
装置４２０にあらかじめ設定されたアドレスおよびステ
ータスの比較が行われる。一致が検出されるとＥＴＲＡ
ＰＲＥＱ信号がＥＴＲＡＰ端子に通知され、バス・サイ
クルの終了時にマイクロプロセッサ４００の内部に取り
込まれる。このバス・サイクルがマイクロプロセッサ内
部で使用されるとトラップ割込みが発生し、マイクロプ
ロセッサ４００はデバッガに制御を移す。

【００３６】

【発明が解決しようとする課題】前述のように、デバッ
グ装置はトラップ機能を実現するために、マイクロプロ
セッサから発行されるバス・サイクルに同期して出力さ
れるアドレスならびにステータスを常に比較する必要が
ある。

【００３７】ところで、処理性能を向上させるために、
命令コードをキャッシングする命令キャッシュや、メモ
リ・オペランドをキャッシングするデータ・キャッシュ
を内蔵するマイクロプロセッサの構成が考えられる。キ
ャッシュを内蔵することで、マイクロプロセッサが要求
するメモリ・データ（命令コード、およびメモリ・オペ
ランドの双方）がキャッシュに登録されている場合（「
ヒットした場合」というのと等価）、低速な外部メモリ
をアクセスするためのバス・サイクルを発行しないで済
むという利点が挙げられる。

【００３８】このような構成のマイクロプロセッサでは
、外部メモリをアクセスするためのバス・サイクルは、
次の場合に限られる。

【００３９】１）命令キャッシュ：キャッシュに登録さ
れていな命令コードをアクセスした場合（「ミスヒット
した場合」というのと等価）に発行されるリプレース・
バス・サイクル。

【００４０】２）データ・キャッシュ（リード）：キャ
ッシュに登録されていないオペランド・データをアクセ
スした場合（「ミスヒットした場合」というのと等価）
に発行されるリプレース・バス・サイクル。

【００４１】３）データ・キャッシュ（ライト）：外部
メモリとの一貫性（Ｃｏｈｅｒｅｎｃｙ）を保つための
ライト・サイクル。

【００４２】このため、マイクロプロセッサ内部の処理
が進行しても、外部にバス・サイクルが表われないため
、トラップ機能を実現するデバッグ装置が実現できない
ことになる。たとえば、処理プログラムの局所部分に対
応する命令コードがすべて命令キャッシュにシャッシン
グされている場合、この部分の処理が行われている期間
は命令コードのフェッチに相当するバス・サイクルが発
行されないため、この処理部分に相当するアドレスに対
してはトラップ割込みがかけられなくなる。

【００４３】この問題を回避するために、デバッグ時は
命令キャッシュのキャッシング動作を不許可状態にする
ことで対応することが考えられる。ところが、この場合
デバッグ時とキャッシング機能を許可状態にする実際の
処理時でマイクロプロセッサの動作が異なるため、正確
なデバッグができなくなるという欠点を持つ。

【００４４】

【課題を解決するための手段】本発明はバス・サイクル
に同期して外部信号を入力する手段、前記キャッシュ・
メモリの各エントリに前記入力手段の出力を登録する手
段、および前記登録手段の出力状態にしたがって割込み
を発生する手段を持つことを特徴とする。

【００４５】このように、本発明ではキャッシュ・メモ
リのブロック単位にリプレース・バス・サイクルで外部
より入力されるトラップ割込みに関する情報を有してい
る。

【００４６】

【実施例】以下、図面により本発明を詳述する。

【００４７】図１は本発明一実施例によるマイクロプロ
セッサのキャッシュ・ユニットの構成を示す図面である
。

【００４８】本実施例では、１Ｋバイトの容量のメモリ
・データをキャッシングする。メモリ・データは命令コ
ードあるいはメモリ・オペランドの双方を意味する。す
なわち、本キャッシュは命令キャッシュであっても、デ
ータ・キャッシュであっても、また混合タイプでもよい
。

【００４９】図面では説明を簡易にするため、従来のキ
ャッシング動作に必要な部分は省略している。データ・
キャッシュの場合、書込制御方式にライト・スルー方式
を採用しているものとする。タグ・メモリ部１１０は、
２５６組のエントリ（Ｗ０〜２５５）で構成される。各
エントリは、有効ビット１１１、エントリのアドレス部
１１３がトラップ割込みの対象となっていることを示す
トラップ・ビット１１２、２８ビット幅のアドレス情報
を格納するアドレス部１１３によって構成される。デー
タ・メモリ部１２０は、タグ・メモリ部１１０における
２５６の各エントリに対応する４バイト単位（３２ビッ
ト：１ワード）のデータ部１２１によって構成される。 選択されたデータ部１２１は、内部データ・バス（デー
タ・キャッシュの場合）またはデコード・ユニット（命
令キャッシュの場合）に出力される。

【００５０】内部アドレス・バス（データ・キャッシュ
の場合）またはプリフェッチ・ユニット（命令キャッシ
ュの場合）より転送され３２ビット幅のアドレス情報の
上位２８ビット（以下メモリ・アドレスと称する）は、
タグ・メモリ部１１０に加えられ、同一の内容を持つア
ドレス部１１３に対応するエントリが選択される。

【００５１】対応するエントリが存在しない場合、ＭＩ
ＳＳ信号を発生する。マイクロプロセッサの図示されて
いない他の部分は、バス・サイクルを起動し得られたワ
ード・データを、新たなエントリの登録をデータ・メモ
リ部１２０の特定のデータ部１２１にする。この一連の
動作を「リプレース」と呼ぶ。

【００５２】リプレース・エントリ選択回路１４０は、
リプレースすべきエントリを決定し、当該エントリを選
択する回路である。一般的には、ＬＲＵ（Ｌｅａｓｔ　
　Ｌｅｃｅｎｔｌｙ　　Ｕｓｅｄ）法によった制御が用
いられることが多い。

【００５３】メモリ・アドレスあるいはリプレース・エ
ントリ選択回路１４０によって選択されるタグ・メモリ
部１１０のエントリにおけるトラップ・ビット１１２は
、制御信号ＴＳＥＴによって入力信号ＴＩＮの状態をセ
ットし、また制御信号ＴＲＣＬＲによってクリアされる
。

【００５４】制御回路１５０は、トラップ・ビット１１
２の制御のためにＴＩＮ，ＴＳＥＴ，ＴＣＬＲの各信号
を発生する。また、トラップ割込みの要求を検知したこ
とを示す信号ＴＲＡＰＤＥＴを発生する。

【００５５】メモリ・アドレスに対してミスヒットが起
こると、前述のようにリプレース・エントリ選択回路１
４０で選択されるエントリに対してリプレース動作が行
われる。まず、リプレースのためのバス・サイクルが起
動される。このバス・サイクルではアドレス・バスにメ
モリ・アドレスと等しいアドレス値が出力される。選択
されたエントリの有効ビット１１１がセットされ、アド
レス部１１３にはメモリ・アドレスが、またデータ部１
２１にはバス・サイクルで得られたメモリ・データがそ
れぞれ格納される。このデータは、データ部１２１への
格納とともに内部データ・バスまたはデコード・ユニッ
トに転送される。

【００５６】前記のリプレース用のバス・サイクルにト
ラップ割込み要求がＥＴＲＡＰ端子の加えられると、制
御回路１５０はＥＴＲＡＰ端子の状態をＢＣＹＣ信号に
よってバス・サイクルに同期したＴＩＮ信号、ならびに
タイミング制御信号ＴＳＥＴを発生する。この結果、リ
プレース・エントリ選択回路１４０によて選択されるタ
グ・メモリ部１１０のエントリにおけるトラップ・ビッ
ト１１２はＴＩＮ信号の状態にセットされる。

【００５７】一方、メモリ・アドレスに対してヒットが
起きると、メモリ・アドレスで選択されるエントリのト
ラップ・ビット１１２の状態がＴＯＵＴ信号として出力
される。制御回路１５０は当該メモリ・アドレスに対し
てトラップ割込みが指定されていたことを検知し、ＴＲ
ＡＰＤＥＴ信号を発生する。本キャッシュが命令キャッ
シュであればＴＲＡＰＤＥＴ信号はデコード・ユニット
へ、またデータ・キャッシュであれば直接実行ユニット
へ通知される。ＴＲＡＰＤＥＴ信号を発生した後の動作
としては、次の３通りが考えられる。

【００５８】１）該当トラップ・ビット１１２は変化さ
せず、引続く該当メモリ・アドレスに対してもトラップ
割込みを発生させる。

【００５９】２）該当トラップ・ビット１１２および有
効ビット１１１をクリアし、引続く該当メモリ・アドレ
スに対して強制的にリプレース動作を生じさせ、トラッ
プ割込みは再指定する。

【００６０】３）該当トラップ・ビット１１２をクリア
し、引続く該当メモリ・アドレスに対してはトラップ割
込みを発生させない。

【００６１】これらの動作は、デバッグの目的によって
使い分けることが望ましく、制御回路１５０によって選
択的な制御が容易に可能である。なお、該当トラップ・
ビット１１２のクリアは、ＴＣＬＲ信号の発生により行
うことができる。

【００６２】次に、本発明を用いたマイクロプロセッサ
全体の構成ならびに動作を説明する。

【００６３】図５は、図１に示したキャッシュを命令キ
ャッシュ５６０、およびデータ・キャッシュ５７０に採
用したマイクロプロセッサの構成図である。

【００６４】図３に示した従来のマイクロプロセッサに
対し、プリフェッチ・ユニット５１０でフェッチされた
命令コードは、一旦命令キャッシュ５６０にキャッシン
グされた上で、デコード・ユニット５２０に転送される
。図１で示したＥＴＲＡＰ端子の状態に相当する信号は
、プリフェッチ・ユニット５１０から通知され、同様に
ＴＲＡＰＤＥＴ信号はデコード・ユニット５２０に通知
される。

【００６５】また、図３に示した従来のマイクロプロセ
ッサに対し、バス・サイクル制御ユニット５５０と並列
にデータ・キャッシュ５７０が配置され、キャッシング
されたメモリ・オペランドは直接実行ユニット５３０と
の間で転送が行われる。図１で示したＴＲＡＰＤＥＴ信
号は、バス・サイクル制御ユニット５５０からのトラッ
プ割込み要求と並列に実行ユニット５３０に通知される
。

【００６６】図面では、トラップ割込み要求の流れを点
線で示している。

【００６７】図５に示すマイクロプロセッサでは、命令
キャッシュ５６０ならびにデータ・キャッシュの双方の
各エントリに、各エントリのリプレース時にトラップ割
込みの要求があったことを示す情報を持つため、各キャ
ッシュがヒット状態であったとしても実行ユニット５３
０にトラップ割込み要求が正しく通知される。

【００６８】次に本発明の別の実施例について、図２を
用いて説明する。

【００６９】図１に示したキャッシュ・ユニットでは、
トラップ割込み要求に関する情報はタグ・メモリ部１１
０に有していた。本実施例では、トラップ・ビット２２
１をデータ・メモリ部２２０に持つという差異がある。

【００７０】トラップ・ビット２２１、ならびに制御回
路２５０の動作は、前記第一の実施例のそれぞれと同一
であり、トラップ割込みの発生に関して同一に機能する
ことは明白である。

【００７１】

【発明の効果】以上説明したように、本発明を用いるこ
とで内蔵キャッシュにヒットしているメモリ・データに
ついてもトラップ割込みを正確に実現できる。その結果
として、プログラムの局所性等の性格にかかわらず、全
ての命令コードやメモリ・オペランドにトラップ機能を
適応できるため、簡便でしかも効率的なプログラムのデ
バッグが可能である。

【００７２】一般にシングル・ステップ割込み機能によ
りトラップ機能を実現する場合、割込みの受付け、状態
の退避／復帰、およびソフトウェアによるトラップ条件
の判定のため、１０〜２０命令程度を必要とする。この
オーバヘッドがデバッグの対象となるプログラム中の１
命令実行毎に要するので、トラップ機能実現時は本来の
プログラム実行時間に対して１０倍以上低速になる。し
たがって、本発明の効果はこのオーバヘッドを０にする
ことで、トラップ機能実現時も本来のプログラム実行時
間と同一の処理時間を提供できる。

【図面の簡単な説明】

【図１】本発明を用いた一実施例の構成を示す図である
。

【図２】本発明を用いた別の実施例の構成を示す図であ
る。

【図３】従来のマイクロプロセッサの構成を示す図面で
ある。

【図４】トラップ機能を用いたマイクロプロセッサのプ
ログラム・デバッグ・システムの構成を示す図である。

【図５】本発明を用いたマイクロプロセッサの構成を示
す図である。

【符号の説明】 １１０，２１０　　　　タグ・メモリ部１１１，２１１
　　　　有効ビット １１２，２２１　　　　トラップ・ビット１２０，２２
０　　　　データ・メモリ部１２１，２２２　　　　デ
ータ部 １４０　　　　リプレース・エントリ選択回路１５０，
２５０　　　　制御回路 ３１０，５１０　　　　プリフェッチ・ユニット３２０
，５２０　　　　デコード・ユニット３３０，５３０　
　　　実行ユニット ３４０，５４０　　　　実効アドレス計算器３５０，５
５０　　　　バス・サイクル制御ユニット５６０　　　
　命令キャッシュ ５７０　　　　データ・キャッシュ ４００　　　　マイクロプロセッサ ４１０　　　　メモリ装置 ４２０　　　　デバッグ装置 ４２１　　　　アドレス・レジスタ ４２２　　　　ステータス・レジスタ ４２３　　　　アドレス・コンパレータ４２４　　　　
ステータス・コンパレータ４２５　　　　トラップ信号
発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　バス・サイクルに同期して外部信号を
   入力する手段、前記キャッシュ・メモリの各エントリに
   前記入力手段の出力を登録する手段、および前記登録手
   段の出力状態にしたがって割込みを発生する手段を有し
   、前記キャッシュ・メモリがミスヒットした場合に、前
   記入力手段によりリプレース用のバス・サイクルに同期
   して外部信号の状態をリプレース対象のエントリにおけ
   る前記登録手段に登録し、前記キャッシュ・メモリがヒ
   ットした場合、該当エントリの前記登録手段の出力状態
   にしたがい前記割込み発生手段により通知された割込み
   を発生することを特徴とするマイクロプロセッサ。