JPH01284938A - 実行命令アドレス検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 命令バッファにフェッチしておくプリフェッチ方式の計
算機システム等における実行命令アドレス検出方式に関
し、 プリフェッチ方式の計算機システムにおいて、デバッグ
時に、ある指定アドレスでプログラム実行を停止させる
ための実行命令アドレス検出方式を提供することを目的
とし、 マクロ命令のプリフェッチを行い、フェッチされた命令
を順次実行するマイクロプログラム制御方式の計算機シ
ステムにおいて、プリフェッチ命令のアドレスまたは実
行命令のアドレスを選択する選択手段と、該選択手段の
出力を記憶する第１の記憶手段と、プログラム実行を停
止させるストップアドレスを記憶する第２の記憶手段と
、前記第１の記憶手段に記憶される前記実行命令アドレ
スと前記第２の記憶手段に記憶される前記ストップアド
レスとを比較する比較手段と、前記選択手段に前記実行
命令アドレスを選択させ、また前記比較手段に比較タイ
ミングを指示する制御手段とを有するように構成する。

〔産業上の利用分野〕

計算機システム等のデバッグ時等においである特定アド
レスで命令実行をストップさせるためのアドレス検出方
式に係り、特に命令を予め、例えば命令バッファにフェ
ッチしておくプリフェッチ方式の計算機システム等にお
ける実行命令アドレス検出方式に関する。

〔従来の技術〕

計算機システム、情報処理装置、マイクロプロセッサを
用いた各種制御装置では、目的に応して作成されたプロ
グラムが処理される。このプログラム作成時に生ずる誤
りを訂正するためにプログラム実行前にデバッグの作業
が行われる。このデバッグはプログラマにとって非常に
手間のかかる作業であり、デバッグを支援するためのデ
バソギングプログラムも開発されている。そしてデバッ
グ時には発生したエラーの原因を追求するために、プロ
グラム実行をある時点で停止させ、その時点でのメモリ
等の内容をチエツクする必要が生じる。

そのような場合には、実行を停止させたい命令のアドレ
スを指定しておき、プログラムがそのアドレスまで実行
された時点を検出することになる。

プログラムデバッグ時における、ある指定アドレスの命
令実行検出方式の従来例ブロック図を第４図に示す。同
図において、命令実行のための主プロセツサ１、実行ア
トルス検出のためのサービスプロセッサ２、及び主記憶
３により構成され、主プロセツサ１の内部にはプログラ
ムカウンタ（ＰＣ）４、マルチプレクサ５、主記憶３に
アクセスするためのストレージアドレスレジスタ（ＳＡ
Ｒ）６、マイクロ命令を格納するマイクロインストラク
ションレジスタ（ＭｉＲ）７、及びデコーダ８が、また
サービスプロセッサ２の内部にはその命令が実行された
時点でプログラム実行が停止されるストップアドレスを
格納するストップアドレスレジスタ（ＡＳＴＲ）９、比
較器１０、及びアンド回路１１がある。

第４図で、プログラムカウンタ（ＰＣ）４にはこれから
実行すべき命令のアドレスが入っている。

このアドレスはマイクロインストラクションレジスタ（
ＭｉＲ）７にあるマイクロ命令ＲＱＦ　（リクエストフ
ェッチ）によるマルチプレクサ５の選択によって、スト
レージアドレスレジスタ（ＳＡＲ）６に格納される。５
ＡＲ６はアドレスバスを介して主記憶３にアクセスし、
格納されたアドレスに記憶された命令が実行される。

一方、サービスプロセッサ２においては、ストップアド
レスレジスタ（ＡＳＴＲ）９に記憶されているストップ
アドレスとストレージアドレスレジスタ（ＳＡＲ）６に
記憶される命令実行アドレスとが比較器１０により比較
される。比較の結果、両アドレスが一致すると比較器１
０の出力が１”となる。この出力はアンド回路１１に入
力する。

アンド回路の他の入力として、デコーダ８からタイミン
グ信号が人力しており、このタイミング信号は前述のマ
イクロ命令ＲＱＦの実行時に１′となり、このタイミン
グに従ってアンド回路１１から一致信号が出力される。

実際には、例えばアンド回路１１から出力される一致信
号をフラグとし、これが“１°　となったときをプログ
ラム実行停止の割込み要因としておく。マイクロ命令Ｒ
ＱＦの実行により、実行すべき命令のアドレスが５ＡＲ
６に格納され、主記憶３内の命令が実行されると同時に
、デコーダ８からタイミング信号が出力される。命令実
行アドレスとストップアドレスとが一致していれば、割
込み要因のフラグがたつ。主記憶３内のマクロ命令の最
後に割込み要因刈取のマイクロ命令をおいておくことに
より、この割込み要因が刈り取られ、この時点、すなわ
ちストップアドレスのマクロ命令が実行された後にプロ
グラム実行が停止される。

第４図の従来例は、前述のようにプログラムカウンタ（
ＰＣ）４によって１旨定されるアドレスにより、主記憶
３へのアクセスが成され、フェッチされた命令が実行さ
れるが従来の計算機システムとしては、この方式の他に
プリフェッチ方式をとるものがある。プリフェッチ方式
のシステムでは、命令は主記憶３からハード的に、例え
ば命令パ・ノファへ実行と無関係にフェッチされ命令バ
ッファ内の古い命令から順次実行されることになる。

プリフェッチ方式のシステムでは、第４図の従来例と異
なり、プログラム実行にあたり、プログラムカウンタ（
ＰＣ）４により指定されたアドレスで主記憶３にアクセ
スし、命令をフェッチするという、命令フェッチサイク
ル及び主記憶３の内容をリードするための時間が節約で
き、システムが高速となる利点がある。

〔発明が解決しようとする課題〕

しかしながら、このようなプリフェッチ方式のシステム
では、命令のフェッチアドレスと実行アドレスとが異な
り、一般にフェッチアドレスの方が実行アドレスより進
んでいる。従って、第４図のように命令を主記憶３から
取り出す。すなわちフェッチするアドレスが、ストップ
アドレスレジスタ９に記憶された実行停止アドレスに一
致した時点で命令実行を停止させると、実際にはその実
行停止アドレスの命令が実行される以前にプログラム実
行が中止されるという問題点があった。更にプリフェッ
チ方式のシステムでは、マクロ命令をフェッチするため
のマイクロ命令であるリクエストフェッチ（ＲＱＦ）を
用いないので、第４図の例のように、ＲＱＦの実行時に
アドレス比較のタイミング信号を出すことができないと
いう問題点もあった。

本発明の課題は、プリフェッチ方式の計算機システムに
おいて、デバッグ時に、ある措定アドレスでプログラム
実行を停止させるための実行命令アドレス検出方式を提
供することである。

〔課題を解決するための手段〕

第１図が本発明の原理ブロック図である。同図において
、選択手段１２はフェッチ命令のアドレスと実行命令の
アドレスとのいずれかを選択する。

第１の記憶手段１３は選択手段１２により選択されたフ
ェッチ命令のアドレスまたは実行命令のアドレスを記憶
する。第２の記憶手段１４は、デバッグ時等においてプ
ログラム実行を停止させたいストップアドレスを記憶す
る。

比較手段１５は、選択手段１２により選択された実行命
令アドレスが第１の記憶手段１３に記１、すされている
とき、その実行命令アドレスと、第２の記憶手段１４に
記憶されたストップアドレスとを比較する。

制御手段１６は選択手段１２に実行命令アドレスを選択
させて、実行命令アドレスを第１の記憶手段１３に記憶
させ、更に比較手段１５にその実行命令アドレスとスト
ップアドレスとの比較タイミングを指示する。

〔作　　　用〕

第１図において、選択手段１２は例えばマルチプレクサ
であり、これには実行命令アドレスとフェッチ命令アド
レスとが入力するが、制御手段１６は例えばマイクロ命
令によりマルチプレクサを制御し、マルチプレクサの出
力を実行命令アドレスとする。

第１の記憶手段１３は例えば第４図の従来例におけるス
トレージアドレスレジスタ（ＳＡＲ）６であり、命令を
フエ・ノチする場合にはフェッチ命令のアドレスが格納
されるが、実行命令のアドレス検出時には実行命令アド
レスが選択手段１２から入力する。

第２の記憶手段１４は、例えばストップアドレスレジス
タ（八５ＴＲ）９であり、その命令実行後にプログラム
実行をストップさせたいマクロ命令のアドレス、すわな
ちストップアドレスを記憶する。

比較手段１５は第１の記憶手段１３に記憶された実行命
令アドレスとストップアドレスとを比較するが、その比
較は命令をフェッチしていないときに行う必要があり、
制御手段１６はマルチプレクサに前述の実行命令アドレ
スを出力させるマイクロ命令を出すと同時に、他のマイ
クロ命令により比較タイミングを比較手段１５に指示す
る。比較の結果、実行命令アドレスとストップアドレス
とが一致すると、比較手段１５はプログラム実行を停止
させる割込み要因となるフラグをたて、プログラムの実
行は停止される。

以上により、プリフェッチ方式の計算機システムにおい
ても、ある指定アドレスまで命令が実行された時点でプ
ログラムの実行を停止させることが可能となる。

〔実　　施　　例〕

第２図は本発明の実施例ブロック図である。同図におい
て、サービスプロセッサ２及び主記憶３は、その内部を
含めて第４図の従来例と同様であるが、主プロセツサ１
７の内部は従来例とやや異なる。その内部にはプリフェ
ッチ命令のアドレスを格納するフェッチアドレスレジス
タ（ＦＡＲ）１８、実行すべき命令のアドレスを格納す
るインストラクションアドレスレジスタ（ＩＡＲ）１９
、実行中の命令のアドレスを格納するための専用レジス
タ２０、Ｘマルチプレクサ２１、Ｚレジスタ２２、Ｍマ
ルチプレクサ２３、ストレージアドレスレジスタ（ＳＡ
Ｒ）２４、マイクロインストラクションレジスタ（Ｍｉ
Ｒ）２５、及びデコーダ２６がある。

通常動作時はフェッチアドレスレジスタ（ＦＡＲ）１８
にあるプリフェッチ命令のア１！レスがＭマルチプレク
サ２３により選択され、ストレージアドレスレジスタ（
ＳＡＲ）２４に格納され、そのアドレスの命令が、主記
憶３から、例えば図示しない命令バッファに次々と格納
される。命令バッファ内の命令は古いものから取り出さ
れ、順次実行される。

プログラムのデバッグ時には、必要に応じ、プログラム
の実行を停止したいストップアドレスが第２図のストッ
プアドレスレジスタ（ＡＳＴＲ）９にセントされる。一
方、このストップアドレスと実行命令のアドレスとを比
較器１０で比較するために、５ＡＲ２４に実行命令アド
レスを格納し、その時点で比較器１０の比較を有効にす
る必要がある。このために用いられるのがＭ　ｉ　Ｒ２
５に格納されている２つのマイクロ命令ＰｉＺとＦＡＳ
Ｃ（フェッチアドレスチエツク）である。この２つの命
令は同時コーディングされており、命令ＰｉＺはＳへＲ
２４に実行命令アドレスをセットするようにＭマルチプ
レクサ２３を制御し、また命令ＦＡＳＣはアンド回路１
１にタイミング信号を出して比較器１０の比較を有効に
するためのものである。

第３図に、２つのマイクロ命令ＰｉＺとＦＡＳＣとを用
いたデバッグ時の実行命令アドレス検出のフローチャー
トを示す。同図において、左側の破線はデバッグ時にお
けるプログラムのフローを示す。デバ・７グ中はプログ
ラムはステップ動作であり、ステップ毎に破線のフロー
内に第３図のＢＦ、５ｉＮＴの命令が入っている。この
命令のＢＦはブランチファンクション、３ｉＮＴは第４
図の従来例で説明したが、実行命令アドレスとストップ
アドレスとが一致したときにたつフラグの割込み要因を
刈り取る命令である。

デバッグのフローにおいてＢＦ−３ｉＮＴが出てくると
、この命令を実行する前に、この命令が第３図の命令Ｎ
ＯＰに置き換えられる。この命令では、実際には何も実
行されず、アドレスだけが第３図の左側の実線で示すル
ーチン、すなわち実行命令アドレスとストップアドレス
との比較ルーチン側に移る。次の命令ＣＦＡで、現在実
行中の命令のアドレスが第２図でこのアドレス専用のレ
ジスタ２０にセントされる。次の命令５ｉＮＴは前述の
アドレス一致検出時にたつフラグの割込み要因よりも更
に優先度の高い割込み要因がある場合にそれを刈り取る
ためのものである。

優先度の高い、割込み要因がなければ、次のＣＦＬＳＰ
ＦＳＰ命令が実行される。命令ＣＦＬはレジスタ２０に
格納されている実行命令アドレスを、Ｘマルチプレクサ
２１を制御してＺレジスタ２２にセントするもので、ま
たＰＦＳＰはアドレス比較に際して、プリフェッチ方式
をとめるためのプリフェッチサプレス命令である。

次の命令Ｐ　ｉ　Ｚ、ＦＡＳＣ，ＰＦＳＰのうち、Ｐｉ
ＺはＺレジスタ２２に格納された実行合資アドレスを、
Ｍマルチプレクサ２３を制御してストレージアドレスレ
ジスタ（ＳＡＲ）２４にセノ］−し、スｌ−ノブアドレ
スレジスタ（ＡＳＴＲ）９に格納されているストップア
ドレスとの比較を可能にする。命令ＦＡＳＣは、両アド
レスの比較器１０による比較を有効とするため、アンド
回路１１にタイミング信号を入力させる。ＰＦＳＰは、
前述と同様、比較に際してプリフェッチ動作を停止させ
る。実行命令アドレスとストップアドレスとが一致すれ
ば、アント回路１１からアドレス−敗信号が出力され、
割込み要因のフラグがたつ。

次の命令ＢＦで、前述のブランチファンクションの命令
が実行され、デバッグのフローに戻る。

ここで割込み要因刈取のだめのマイクｌコ命令５ｉＮＴ
が実行され、アドレス一致検出による割込み要因のフラ
グがたっていれば、この時点でデバッグ、すなわちプロ
グラム実行が停止される。このフラグがたっていなけれ
ば、破線のフローによりデバッグが続行される。

以上のように、本発明はプリフェッチ動作を一時停止さ
せて実行命令アドレスとストップアドレスとの比較を行
う方式をとっている。

〔発明の効果〕

以上説明したように、本発明によれば、プリフェッチ方
式の計算機システムにおいても、プログラム実行を停止
するための実行命令のアドレス検出機能が実現可能とな
り、デバッグ機能を容易に実現でき、デバッグの効率を
高めることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例プロ／り図、 第３図は実行命令アドレス検出のフローチャート、 第４図は指定アドレスの命令実行検出方式の従来例プロ
・７り図である。 １．１７・・・主プロセツサ、 ２・・・サービスプロセッサ、 ３・・・主記憶、 ５．２３・・・マルチプレクサ、 ６．２４・・・ストレージアドレスレジスタ（ＳＡＲ）
、 ９・・・ストノプアドレスレジスク　（ＡＳＴＲ）、 １０・・・比較器、 １１・・・アンド回路。 特許出願人　　　富士通株式会社 本発明の原理フ゛ロック図 第１図 第３図 １定アドレスの赫大イテ２検出方式のね−袴ダ弓ブロッ
ク図第４図

Claims (1)

1. 【特許請求の範囲】 マクロ命令のプリフェッチを行い、フェッチされた命令
   を順次実行するマイクロプログラム制御方式の計算機シ
   ステムにおいて、 プリフェッチ命令のアドレスまたは実行命令のアドレス
   を選択する選択手段（１２）と、該選択手段（１２）の
   出力を記憶する第１の記憶手段（１３）と、 プログラム実行を停止させるストップアドレスを記憶す
   る第２の記憶手段（１４）と、 前記第１の記憶手段（１３）に記憶される前記実行命令
   アドレスと前記第２の記憶手段（１４）に記憶される前
   記ストップアドレスとを比較する比較手段（１５）と、 前記選択手段（１２）に前記実行命令アドレスを選択さ
   せ、また前記比較手段（１５）に比較タイミングを指示
   する制御手段（１６）とを有することを特徴とする実行
   命令アドレス検出方式。