JPH01154255A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は命令の先取りを行うマイクロプロセッサに係
り、特にデパック支援装置の開発を容易にできるマイク
ロプロセッサに関するものである。

（従来の技術〕 ソフトウェア開発において、デパック支援ツールは、開
発期間の短縮という点から必要不可欠なものであり、そ
のデバッグ支援ツールの最も重要な機能の一つが、プロ
グラム実行中に任意のアドレスで実行を中断させるブレ
ーク機能である。このブレーク機能を実現する方法とし
ては、ソフトウェアによる方法とハードウェアによる方
法がある。

ソフトウェアによる方法では、実行を中断したいアドレ
ス、即ち、ブレークポイントに格納されている命令を特
別な命令（例えばジャンプ命令など）に置き換え、プロ
グラムの流れを変えることによって、ブレーク機能を実
現することができる。しかし、この方法ではＲＯＭ上の
プログラム領域にブレークポイントを設定したり、デー
タ領域やＩ１０領域にブレークポイントを設定する事が
できない。

これを実現可能とするものに、ハードウェアによる方法
がある。これは、マイクロプロセッサの外部にブレーク
ポイントレジスタを設け、マイクロプロセッサの出力す
るアドレスとこのブレークポイントレジスタの内容を比
較し、一致したときマイクロプロセッサに割り込みをか
けることによりブレークを発生させるものである。しか
し、命令のブリフェッチ等のパイプライン処理を行うマ
イクロプロセッサでは、命令のフェッチと、その命令の
実行が時間的に一致しない。また、条件分岐命令等によ
り、フェッチされた命令が無効になる（実行されない）
ことも起こりうるので、正確にブレークを発生させるこ
とができないという問題が生じる。

そこで、従来では次に述べるような方法でこれを解決し
ている。第４図に従来の命令ブリフェッチを行うマイク
ロプロセッサを用いた場合のブレーク発生装置のブロッ
ク図を示す。

第４図において、２１は命令ブリフェッチを行うマイク
ロプロセッサ、２２は前記マイクロプロセッサ２１で実
行されるプログラムのアドレスを監視するアドレス監視
回路、２３はブレークポイントレジスタ（ＢＰＲ）　、
２４はユーザプログラムを格納する記憶装置、２５は外
部アドレスバス、２６は外部データバス、２７はアドレ
スが有効であることを示すフェッチアドレス・ストロー
ブ信号、２８は命令置換回路である。

上記マイクロプロセッサ２１は、実行されたアドレスに
対する命令（フェッチアドレス）を先取りする。そして
、マイクロプロセッサ２１は、このフェッチアドレスを
外部アドレス２５に出力するとともに、アドレス情報と
なるフェッチアドレス・ストローブ信号２７をアドレス
監視回路２２、記憶装置２４等の外部機器に出力する。

次に、動作について説明する。まず、あらかじめブレー
クさせたいアドレスの値を外部データバス２６を介して
アドレス監視回路２２内にあるブレークポイントレジス
タ２３に書き込んでおく。

すると、ユーザプログラムの実行中にアドレス監視回路
２２は、マイクロプロセッサ２１の出力するアドレスと
ブレークポイントレジスタ２３の値を比較する。このと
きに値が一致すれば、命令置換回路２８が記憶装置２４
からのデータを切り離し、代わりにある特定の命令コー
ド（例えば、ＪＵＭＰ命令、ＴＲＡＰ命令等）を外部デ
ータバス２６に載せる。そして、ブレークポイントレジ
スタ２３で指定したアドレスに実行が及ぶと、置き換え
られた命令が実行され、ブレーク処理ルーチンに制御が
穆される。この方法では、実行アドレスに対して先取り
されたフェッチアドレスは、分岐命令などで無効になり
、実際に実行されるアドレスに対してのみブレークがか
けられる。

〔発明が解決しようとする問題点〕

上記のように、従来の命令ブリフェッチを行うマイクロ
プロセッサ２１でブレーク機能を実現するためには、マ
イクロプロセッサ２１の外部にアドレス監視回路２２や
命令置換回路２８などを設ける必要があり、ハードウェ
ア量が非常に多くなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、現在実行中のアドレスを外部からリアルタイ
ムに参照することを可能にし、ブレーク機能を実現する
際にマイクロプロセッサ外部のハードウェアを簡単にす
ることのできるマイクロプロセッサを提供する事を目的
とする。

（問題点を解決するための手段） この発明に係るマイクロプロセッサは、バスラインにフ
ェッチアドレスと現在実行中の実行アドレスとを時分割
で出力するアドレス出力手段と、このアドレス出力手段
から出力される各アドレスを示すそれぞれのアドレス情
報を外部機器に出力するアドレス情報出力手段とを設け
たものである。

〔作用〕

この発明においては、アドレス出力手段がバスラインに
フェッチアドレスと現在実現中の実行アドレスとを時分
割で出力し、アドレス情報出力手段がアドレス出力手段
から出力される各アドレスを示すそれぞれのアドレス情
報を外部機器に出力す。

〔実施例〕

第１図はこの発明の一実施例を示すマイクロブロセッサ
のバスインターフェイス部のブロック構成図である。

図において、第４図と同一符号は同一または相当部分を
示し、１は読み込むべき命令のフェッチアドレスを保持
するフェッチアドレスレジスタ、２は現在実行中の実行
アドレスを保持する実行アドレスレジスタ、３はバスイ
ンターフェイス制御ユニット、４は前記外部アドレスバ
ス２５に接続された内部アドレスバス、５は内部データ
バス、６は前記外部アドレスバス２５に出力するアドレ
スを保持するラッチ、７はバッファ、８は前記外部アド
レスバス２５上に現在実行中のアドレスが出力されてい
ることを示す実行アドレス・ストローブ信号である。

上記バスインターフェイス制御ユニット３は、この発明
によるアドレス出力手段とアドレス情報出力手段とを兼
ねており、内部アドレスバス４にフェッチアドレスと現
在実行中の実行アドレスとを時分割で出力し、これらの
フェッチアドレスまたは実行アドレスが出力されている
ことを示すそれぞれのフェッチアドレス・ストローブ信
号２７あるいは実行アドレス・ストローブ信号８をそれ
ぞれ外部機器に出力する。

第１図に示したバスインターフェイス部を有するマイク
ロプロセッサの動作について説明する。

このマイクロプロセッサからの命令フェッチ要求があっ
た場合は、フェッチアドレスレジスタ１から外部アドレ
スバス２５に出力し、フェッチアドレス・ストローブ信
号２７をアクティブにする。

そうでない場合は、実行アドレスレジスタ２から外部ア
ドレスバス２５に出力し、実行アドレス・ストローブ信
号８をアクティブにする。

次に第２図のタイミングチャートを参照しながら第１図
に示したバスインターフェイス部の動作を説明する。

第２図において、マイクロプロセッサの命令実行サイク
ルおよびフェッチサイクルの最小時間を２クロツクとし
、ＥＡＩ〜ＥＡ６は実行アドレス、ＦＡＩ〜ＦＡ４はフ
ェッチアドレスを示す。

フェッチアドレスＦＡＩ〜ＦＡ４のように命令実行サイ
クルとフェッチサイクルが重なった場合は、まず最初の
クロックでフェッチアドレスＦＡ１〜ＦＡ４をアドレス
バスに出力し、次のクロックで実行アドレスＥＡＩ、Ｅ
Ａ３．ＥＡ４．ＥＡ６を出力する。

また、フェッチサイクル以外、すなわち、実行アドレス
サイクル単独のＥΔ２．ＥΔ５では、実行アドレスＥＡ
２．ＥΔ５をそのまま外部アドレスバス２５に出力する
。現在出力されているアドレスがフェッチアドレスか実
行アドレスかは、２種類のアドレス・ストローブ信号（
フェッチ２７、実行８）によって示される。

次に、第１図のような構成バスインターフェイス部を有
するマイクロプロセッサで、ブレーク発生装置を構成し
た場合のブレーク発生の機構について説明する。

第３図は、この発明のマイクロプロセッサで構成したブ
レーク発生装置のブロック図である。

図において、第１図と同一符号は同一のものを示す。１
１はこの発明のマイクロプロセッサ、１２は割り込み要
求信号である。

まず、あらかじめブレークさせたいアドレスの値を外部
データバス２６を介してアドレス監視回路２２内にある
ブレークポイントレジスタ２３に書き込んでおく。する
と、ユーザプログラムの実行中にアドレス監視回路２２
は、実行アドレス・ストローブ信号８が有効になった時
、マイクロプロセッサ１１の出力する実行アドレスとブ
レークポイントレジスタ２３の値を比較し、もし一致す
れば割り込み要求信号１２をアクティブにする。

マイクロプロセッサ１１は、割り込み要求信号１２を受
けるとブレーク処理ルーチンに制御を移す。

このような構成にすると、ブレークポイントに設定した
アドレスに実行が移った瞬間にマイクロプロセッサ１１
に割り込みがかかるので、正確に実行ブレークを発生す
ることができる。

〔発明の効果〕

以上のように、この発明は、バスラインにフェッチアド
レスと現在実行中の実行アドレスとを時分割で出力する
アドレス出力手段と、このアドレス出力手段から出力さ
れる各アドレスを示すそれぞれのアドレス情報を外部機
器に出力するアドレス情報出力手段とを設けたので、マ
イクロプロセッサの内部アドレスバスにフェッチアドレ
スと現在実行中の実行アドレスを時分割で出力でき、ブ
レーク発生回路を容易に構成できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すマイクロプロセッサ
のバスインターフェイス部のブロック構成図、第２図は
第１図に示したバスインターフェイス部の動作を説明す
るタイミングチャート、第３図はこの発明のマイクロプ
ロセッサで構成したブレーク発生装置のブロック図、第
４図は従来の命令ブリフェッチを行うマイクロプロセッ
サを用いた場合のブレーク発生装置のブロック図である
。 図において、１はフェッチアドレスレジスタ、２は実行
アドレスレジスタ、３はバスインターフェイス制御ユニ
ット、４は内部アドレスバス、８は実行アドレス・スト
ローブ信号、２５は外部アドレスバス、２７はフェッチ
アドレス・ストローブ信号、ＥＡＩ〜６は実行アドレス
、ＦＡＩ〜４はフェッチアドレスである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）第１図 ４・内部アドレスバス へ　　　＋ｌｌＫ　　　　さ　　　ｔＳ　　　　杯　　
　さ第３図 第４図 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. フェッチアドレスをバスラインに出力するとともに、こ
   のフェッチアドレスが有効であることを示すアドレス情
   報を外部機器に出力するマイクロプロセッサにおいて、
   前記バスラインに前記フェッチアドレスと現在実行中の
   実行アドレスとを時分割で出力するアドレス出力手段と
   、このアドレス出力手段から出力される前記各アドレス
   を示すそれぞれのアドレス情報を前記外部機器に出力す
   るアドレス情報出力手段とを具備することを特徴とする
   マイクロプロセッサ。