JP3260083B2 - デバッグシステム及びデバッグ方法 - Google Patents

デバッグシステム及びデバッグ方法

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JP3260083B2 JP23330996A JP23330996A JP3260083B2 JP 3260083 B2 JP3260083 B2 JP 3260083B2 JP 23330996 A JP23330996 A JP 23330996A JP 23330996 A JP23330996 A JP 23330996A JP 3260083 B2 JP3260083 B2 JP 3260083B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータの応用製品のソフトウェア、ハードウェアを開発、
デバッグするための開発ツールに適用されるデバッグシ
ステム及びデバッグ方法に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータの開発ツー
ルは、ユーザの操作するホストマシンからのコマンドの
入力を受けて開発ツール全体の動作を制御するコントロ
ーラの部分と、デバッグ対象システムの各ＣＰＵ毎に作
られるターゲットＣＰＵ、及びターゲットＣＰＵの動作
を制御する制御回路を内蔵する部分（以下、「ＰＯＤ」
と呼ぶ）と、ターゲットＣＰＵ単体と同じ端子配置でデ
バッグ対象システム上のＣＰＵを接続する箇所に接続し
てＰＯＤから出力された信号をデバッグ対象システムに
出力するプローブ部分とからなっている。
【０００３】このような開発ツールを使用する場合に
は、ユーザはデバッグ対象システムからＣＰＵを抜き、
代わりに上記プローブ部分をデバッグ対象システムのＣ
ＰＵが接続してあった箇所に接続して動作させることに
より、ターゲットＣＰＵ内部のレジスタの値を参照した
り、メモリ内に格納された変数の値を参照、書き換えを
行うというデバッグ動作を行うことができる。ただし、
ＣＰＵ内部のレジスタの値やメモリの内容を参照した
り、レジスタの値やメモリの値を変更したりする場合に
は、一度ターゲットＣＰＵで実行中のユーザ・プログラ
ムを停止し、ターゲットＣＰＵにレジスタの内容やメモ
リの内容を表示変更させるためのプログラム（以下、こ
の動作をするプログラムを「スチールプログラム」と呼
ぶ）を実行させることによって、これらの動作を行う必
要があった。
【０００４】したがって、制御系のプログラムのデバッ
グを行う場合に、Ｉ／Ｏ操作を行なう場合や、プログラ
ムの処理の途中においてレジスタの内容やメモリの内容
を確認しようとする場合には、このスチールプログラム
を実行させるための余分な時間がかかっていた。このた
め、プログラムが実際の実行時間でデバッグできないだ
けでなく、確認のたびにデバッグ対象システム、例えば
プリンタやモータ等の動作を不用意に停止、中断させる
ことにより、デバッグ対象システムに接続された機器を
傷めたり、接続された機器やデバッグ対象システム全体
を破壊してしまう可能性があった。
【０００５】
【発明が解決しようとする課題】以上説明したように、
上述したような従来のデバッグシステムにおいては、タ
ーゲットＣＰＵのレジスタやメモリの内容を確認又は操
作する場合には、特定のプログラムを実行するための時
間が必要となり、リアルタイムでデバッグ対象システム
のデバッグを行うことができなかった。また、特定のプ
ログラムを実行してターゲットＣＰＵのレジスタやメモ
リの内容を確認又は操作する際に、デバッグ対象システ
ムの動作を中断させなければならないため、デバッグ対
象システムに悪影響を与えるおそれがあった。
【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、デバッグ対象
システムを停止させることなくデバックに必要な情報を
容易に収集することができるデバッグシステム及びデバ
ッグ方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、マイクロコンピュータを備
えたデバッグ対象システムのデバッグ処理を行うために
必要な情報をホストマシンとの間で入出力するホスト通
信部と、前記デバッグ対象システムの動作クロック信号
よりも高速で非同期な動作クロック信号に同期して、前
記デバッグ対象システムのＩ／Ｏ装置からのデータ入力
時を除いて前記デバッグ対象システムのユーザプログラ
ムを前記デバッグ対象システムより先行してターゲット
ＣＰＵが実行し、実行時のアドレスバス情報、データバ
ス情報ならびにマシンサイクル情報を出力する制御回路
部と、前記デバッグ対象システムの動作クロック信号
と、前記制御回路部から出力されたアドレスバス情報、
データバス情報ならびにマシンサイクル情報を受けて、
マシンサイクル情報に基づいて前記デバッグ対象システ
ムの各種制御信号を生成して前記デバッグ対象システム
の動作クロック信号に同期してアドレスバス情報、デー
タバス情報ならびに各種制御信号を前記デバッグ対象シ
ステムに供給するＰＯＤ部とを備え、前記デバッグ対象
システムと前記制御回路部のターゲットＣＰＵとのユー
ザプログラムの実行時間の差を利用して、前記デバッグ
対象システムの動作クロック信号に同期して前記デバッ
グ対象システムを動作させながらデバッグ情報の収集出
力又は操作を行うように構成される。
【０００８】請求項２記載の発明は、請求項１記載のデ
バッグシステムにおいて、前記制御回路部は、前記デバ
ッグ対象システムのユーザプログラムを格納し、命令の
置き換えを指示するタグビットを備えたエミュレーショ
ンメモリと、前記エミュレーションメモリに格納された
ユーザプログラムならびにデバッグ情報の収集出力又は
操作を行うプログラムを実行するターゲットＣＰＵと、
ユーザプログラムの実行により前記ターゲットＣＰＵか
ら出力されるアドレスバス情報、データバス情報ならび
に各種制御信号に基づいてマシンサイクル情報を生成
し、アドレスバス情報、データバス情報ならびにマシン
サイクル情報を前記ＰＯＤ部に出力するデコード回路
と、前記エミュレーションメモリ、前記ターゲットＣＰ
Ｕ、前記デコード回路ならびに前記制御回路部全体の動
作を制御する制御回路とを有して構成される。
【０００９】請求項３記載の発明は、請求項２記載のデ
バッグシステムにおいて、前記ＰＯＤ部は、前記デコー
ド回路から出力されるマシンサイクル情報を格納する記
憶部と、マシンサイクルの記憶位置を示す記憶位置カウ
ンタと、マシンサイクルの実行出力位置を示す出力位置
カウンタと、前記記憶位置カウンタと前記出力位置カウ
ンタの差を保持し、前記記憶部の記憶可能容量を前記デ
コード回路に出力する差分値レジスタと、前記デバッグ
対象システムにアドレスを供給するアドレス出力回路
と、前記デバッグ対象システムとの間でデータの入出力
を行うデータ入出力回路と、前記記憶部に記憶された内
容に基づいて前記デバッグ対象システムの各種制御信号
を生成して前記デバッグ対象システムに供給する制御信
号生成回路とを有して構成される。
【００１０】請求項４記載の発明は、請求項１，２又は
３記載のデバッグシステムにおいて、前記デバッグ対象
システムのＩ／Ｏ装置からデバッグ情報を前記ＰＯＤ部
を介して前記制御回路部に入力して収集する場合に、Ｉ
／Ｏ命令のアドレスを予め指定し、該Ｉ／Ｏ命令の実行
直前に該Ｉ／Ｏ命令をセルフジャンプ命令に置き換えて
前記ターゲットＣＰＵがＩ／Ｏ命令を実行するのを遅ら
せ、前記Ｉ／Ｏ装置からデバッグ情報の入力とともに前
記ターゲットＣＰＵがＩ／Ｏ命令を実行してデバッグ情
報を収集するように構成される。
【００１１】請求項５記載の発明は、請求項１，２又は
３記載のデバッグシステムにおいて、前記デバッグ対象
システムのＩ／Ｏ装置からデバッグ情報を前記ＰＯＤ部
を介して前記制御回路部に入力して収集する場合に、Ｉ
／Ｏ命令のアドレス読み出しによりＩ／Ｏ命令を判別
し、前記ターゲットＣＰＵにウェイトをかけてＩ／Ｏサ
イクルを引き伸し、前記Ｉ／Ｏ装置からデバッグ情報の
入力とともに前記ターゲットＣＰＵのウェイトを解除し
てＩ／Ｏ命令を実行しデバッグ情報を収集するように構
成される。
【００１２】請求項６記載の発明は、マイクロコンピュ
ータを備えたデバッグ対象システムの動作クロック信号
よりも高速で非同期な動作クロック信号に同期して、前
記デバッグ対象システムのＩ／Ｏ装置からのデータ入力
時を除いて前記デバッグ対象システムのユーザプログラ
ムを前記デバッグ対象システムより先行してターゲット
ＣＰＵで実行し、実行時のアドレスバス情報、データバ
ス情報ならびにマシンサイクル情報を記憶し、記憶され
たマシンサイクル情報に基づいて前記デバッグシステム
の各種制御信号を生成し、前記デバッグ対象システムの
動作クロック信号に同期してアドレスバス情報、データ
バス情報ならびに各種制御信号を前記デバッグ対象シス
テムに供給し、前記デバッグ対象システムと前記ターゲ
ットＣＰＵとのユーザプログラムの実行時間の差を利用
して、前記デバッグ対象システムの動作クロック信号に
同期して前記デバッグ対象システムを動作させながらデ
バッグ情報の収集出力又は操作を行うことを特徴とす
る。
【００１３】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
【００１４】図１はこの発明の一実施形態に係るデバッ
グシステム及びデバッグ方法を実現する構成を示す図で
ある。
【００１５】図１において、デバッグシステムは、ホス
ト通信部１、制御回路部２及びＰＯＤ部３を備えて構成
される。
【００１６】ホスト通信部１は、ホストマシン（図示せ
ず）と本体の制御回路部２をインターフェースするもの
であり、ホストマシンからのコマンドを受け取り、これ
を解析した結果を制御回路部２に出力する。また、制御
回路部２から受け取った画面表示のための情報をホスト
マシンへ送る。
【００１７】制御回路部２は、図２に示すように、デバ
ッグ対象システムより高速かつ非同期で動作しているク
ロック信号を供給するクロック信号供給回路２０と、こ
のクロック信号供給回路２０から供給されるクロック信
号を受けてデバッグ対象システムより高速に動作するタ
ーゲットＣＰＵ２１と、タグ（ＴＡＧ）付きのエミュレ
ーションメモリ２２と、ターゲットＣＰＵ２１の動作を
監視してターゲットＣＰＵ２１がアドレスバスに出力す
るアドレス、データバスに出力するデータ、各制御信号
からマシンサイクル情報を生成してＰＯＤ部３へマシン
サイクル情報を送り、このマシンサイクル情報とＰＯＤ
部３の状態とをデコードして、Ｉ／Ｏ読み出しのサイク
ルでターゲットＣＰＵ２１をウェイト状態にしたり、タ
ーゲットＣＰＵ２１にセルフジャンプをさせるための制
御信号を生成するデコード回路２３と、Ｉ／Ｏ読み出し
の際にターゲットＣＰＵ２１にウェイトをかけるための
回路、メモリのアドレスバス、データバス、各制御信号
線をターゲットＣＰＵ２１から切り離して操作するため
の回路や命令の置き換えを行う回路を含むＣＰＵメモリ
制御回路２４と、ホスト通信部１からの入力によって制
御回路部２全体を制御し、表示データをホストに送出す
る制御回路２５と、ＣＰＵメモリ制御回路２４からのア
ドレスセレクト信号に基づいてＣＰＵメモリ制御回路２
４から与えられるモニタ用アドレス又はターゲットＣＰ
Ｕ２１から与えられるアドレスを選択してエミュレーシ
ョンメモリ２２に与えるセレクタ２６と、ＣＰＵメモリ
制御回路２４からのデータセレクト信号に基づいてＣＰ
Ｕメモリ制御回路２４から与えられるジャミング用デー
タ又はターゲットＣＰＵ２１から与えられるデータ又は
エミュレーションメモリ２２から与えられるデータを選
択して、ＣＰＵメモリ制御回路２４又ターゲットＣＰＵ
２１又はエミュレーションメモリ２２に与えるセレクタ
２７と、ＣＰＵメモリ制御回路２４からのＲＤ（読み出
し制御），ＷＤ（書き込み制御）信号に基づいてターゲ
ットＣＰＵ２１から出力されるＲＤ信号及びＷＤ信号の
エミュレーションメモリ２２への供給を制御するゲート
２８を備えて構成される。
【００１８】制御回路２内のターゲットＣＰＵ２１のク
ロック信号は、デバッグ対象システムのクロック信号よ
り高速に設定されている。また、ユーザ・プログラム
は、エミュレーションメモリ２２から読み出されターゲ
ットＣＰＵ２１によってデバッグ対象システムより高速
に実行される。このエミュレーションメモリ２２のビッ
ト数は、ターゲットＣＰＵ２１のデータバスのビット数
に１ビット加えたビット数になっている（この部分をタ
グと呼ぶ）。Ｉ／Ｏ入力命令の書いてあるアドレスタグ
のビットを「１」に設定することによりＩ／Ｏ命令の置
き換えを行い、外部からの入力と同期を取るために利用
する。
【００１９】デコード回路２３は、ターゲットＣＰＵ２
１から出力される信号をデコードし、どのようなマシン
サイクルを実行しているのかというマシンサイクル情報
を生成し、ＰＯＤ部３に送る。ユーザ・プログラムがサ
ブルーチンの呼び出し、復帰、分岐などを行ないプログ
ラムの命令フェッチのアドレスが連続でない場合と、メ
モリ、Ｉ／Ｏに対してデータの読み書きを行う場合に
は、アドレスバス上に出力される信号の値もＰＯＤ部３
に送られて記憶される。また、メモリ、Ｉ／Ｏにデータ
を書き込む場合も、この書き込むデータの値がＰＯＤ部
３に送られて記憶される。
【００２０】このように、制御回路部２内のターゲット
ＣＰＵ２１はＩ／Ｏからの入力を行う時を除いて、常に
デバッグ対象システムより先行してユーザプログラムを
実行している。このため、何マシンサイクル分か、実際
の実行時間より余裕ができることになり、その余った時
間を利用して制御回路部２内のターゲットＣＰＵ２１
は、ユーザプログラムを実行する途中途中で、レジスタ
の値や、Ｉ／Ｏから入力された値などをホストマシンへ
送るためのプログラムを実行したり、メモリの値を表
示、変更することができる。
【００２１】また、デコード回路２３は、デバッグ情報
をホストマシンへ送るための動作をターゲットＣＰＵ２
１が実行している時の信号はデコードしないため、この
部分のマシンサイクル情報はＰＯＤ部３には送られな
い。このため、デバッグ対象のシステムから見ればター
ゲットＣＰＵ２１が単体で動作しているのと全く同じ信
号がデバッグ対象のシステムに供給されることになり、
デバッグ対象のシステムの動作に影響を与えることな
く、ターゲットＣＰＵ２１内部のレジスタの内容を読み
出すこと等ができる。
【００２２】ＰＯＤ部３は、図３に示すように、制御回
路部２から送られてくるマシンサイクル情報を蓄える記
憶部３０と、マシンサイクル情報の記憶位置を示すカウ
ンタ３１と、マシンサイクルの出力実行位置を示すカウ
ンタ３２と、この両カウンタの値の差を保持するレジス
タ３３と、制御回路部２から送られて記憶部３０を介し
て与えられる命令フェッチアドレスを保持する命令フェ
ッチアドレス保持レジスタ３４と、命令フェッチアドレ
ス保持レジスタ３４の値をインクリメントして命令フェ
ッチアドレス保持レジスタ３４に与えるインクリメンタ
３５と、デバッグ対象システムから供給される動作クロ
ック信号に基づいて、命令フェッチアドレス保持レジス
タ３４から与えられるアドレスを受けてデバッグ対象シ
ステムにアドレスを出力するアドレス出力回路３６と、
デバッグ対象システムから供給される動作クロック信号
に基づいて、ＰＯＤ部３とデバッグ対象システムとの間
でデータの入出力を行うデータ入出力回路３７と、記憶
部３０から出力されるマシンサイクル情報ならびにデバ
ッグ対象システムから供給される動作クロック信号に基
づいて、各制御信号を生成してデバッグ対象システムに
出力する制御信号生成回路３８と、制御回路部２のデコ
ード回路２３から与えられるＰＯＤ読み出し信号に基づ
いて、データ入出力回路３７から与えられるデータをデ
コード回路２３を介してターゲットＣＰＵ２１に入力す
る入力データバッファ３９を備えて構成される。
【００２３】ＰＯＤ部３は、制御回路部２のデコード回
路２３から出力されたマシンサイクルの情報を順次、内
部の記憶回路３０に記憶し、デバッグ対象システムから
要求されるクロック信号に従って、ターゲットＣＰＵ２
１から出力された順序通りにアドレスバスの信号、各種
の制御信号（メモリ読み出し／書き込み，他、Ｉ／Ｏ読
み出し／書き込み，他）を模して出力する。
【００２４】記憶回路３０はＮマシンサイクル（Ｎは整
数）を記憶できるだけ用意されており、現在送られてき
たマシンサイクル情報を記憶する位置を示す記憶位置カ
ウンタ３１と、現在信号を出力しているマシンサイクル
の記憶されている位置を示す出力位置カウンタ３２と、
その２つの位置の差を示す差分値レジスタ３３とは、記
憶部３０への入力、記憶部３０からの出力がある毎に常
に更新される。差を示す差分値レジスタ３３の値を調べ
てマシンサイクルの記憶数が（Ｎ−２）となりオーバフ
ローしそうになった場合には、これ以上マシンサイクル
情報が送られないようにするためにストップ信号をアク
ティブにする。ストップ信号がアクティブになると制御
回路部２はターゲットＣＰＵ２１に、その命令の書いて
あるアドレスへのプログラムカウンタＪｕｍｐ命令（セ
ルフジャンプ）を実行させる。このセルフジャンプはデ
コードを行わないため、ＰＯＤ部３内の記憶部３０に送
るマシンサイクル情報にはならない。
【００２５】このために、この間はＰＯＤ部３からの既
記憶分の各マシンサイクルの信号の出力だけとなり、記
憶部３０内に記憶されたマシンサイクルの記憶数は減少
する。このように、デバッグ情報を出力することができ
るだけのマシンサイクル情報を残す程度まで、ターゲッ
トＣＰＵ２１はセルフジャンプを実行することにより記
憶部３０のオーバフローを防ぐようにしている。このよ
うに、ターゲットＣＰＵ２１は、後述するＩ／Ｏ入力の
時を除いて、常に何クロックかデバッグ対象システムに
出力されるタイミングより先の部分を実行している。
【００２６】このような構成において、制御回路部２内
でユーザ・プログラムを実行するターゲットＣＰＵ２１
を高速に動作させ、一方、ＰＯＤ部３からデバッグ対象
システムに出力される信号をＰＯＤ部３内に記憶し、出
力すべきマシンサイクルの種類を示すデータに基づいて
デバッグ対象システムから供給されるクロック信号に同
期させてＰＯＤ部３により生成して出力する。これによ
り、ターゲットＣＰＵ２１とデバッグ対象システムとの
間で実行時間の差を作り、この時間差を利用して、デバ
ッグ対象システムに与えられる信号に影響を与えること
なくターゲットＣＰＵ２１の内部からデバッグ用の情報
を取り出すことができる。
【００２７】従来では、ＰＯＤ部にターゲットＣＰＵ２
１を備え、このターゲットＣＰＵ２１から出力されるア
ドレスバス信号、制御信号、データバス上のデータをバ
ッファを介してデバッグ対象システムとの間で入出力し
ていたが、ＰＯＤ部３から出力されるアドレスバス信
号、データバスに書かれるデータ、制御信号等はＰＯＤ
部３の制御信号生成回路３８で擬似的に生成されて出力
される。この制御信号生成回路３８によって、制御回路
部２のデコード回路２３から受け取ったマシンサイクル
情報をもとにデバッグ対象システムから供給されたクロ
ック信号に同期してターゲットＣＰＵ２１の各マシンサ
イクルが再現される。
【００２８】メモリへの書込みは、まずエミュレーショ
ンメモリ２２に書き込まれ、その後ＰＯＤ部３が出力す
る信号を生成するタイミングでデバッグ対象のメモリに
書き込まれる。メモリの読み出しはエミュレーションメ
モリ２２に対して行われる。ＰＯＤ部３ではメモリ読み
出しサイクルを再現するが、この読み出した値はターゲ
ットＣＰＵ２１に入力されることはない。
【００２９】Ｉ／Ｏへの書込みは、ＰＯＤ部３で信号を
生成する時に書込みが行われる。Ｉ／Ｏの読み出しを行
う場合のみ、ＰＯＤ部３の記憶部３０に記憶されている
マシンサイクル出力を全て行い、デバッグ対象システム
と同期を取ってデバッグ対象システムからの値をターゲ
ットＣＰＵ２１が受け取る。
【００３０】次に、この実施形態の動作を具体的に説明
する。
【００３１】まず、通常動作時には、実行前にユーザプ
ログラムと全データをエミュレーションメモリ２２にロ
ードしておく。ユーザプログラムはＰＯＤ部３を介して
デバッグ対象システムから受けとることもでき、あるい
はホストマシンからダウンロードをすることもできるよ
うになっている。デバッグを行なっている間はプログラ
ム、データは全てこの内部のエミュレーションメモリ２
２から読み書きされる。
【００３２】リセット後、内部のターゲットＣＰＵ２１
が動作を始めると、このターゲットＣＰＵ２１がどのマ
シンサイクルを実行しているのかをデコード回路２３が
デコードし、アドレスバス情報、データバス情報ととも
にマシンサイクルの種類を示すマシンサイクル情報をＰ
ＯＤ部３に出力する。ＰＯＤ部３の記憶部３０に命令フ
ェッチアドレスが入力された場合には、命令フェッチア
ドレス保持レジスタ３４にもアドレス情報が保持され
る。そして、命令フェッチが連続する場合は、続くクロ
ックからは、先に保持したアドレスをインクリメンタ３
５でインクリメントした値が出力される。条件／無条件
分岐、サブルーチンコールなどが行われ、命令フェッチ
のアドレスが不連続になった場合には、また新たにデコ
ード回路２３から命令フェッチを行ったアドレスが命令
フェッチアドレス保持レジスタ３４に送られる。
【００３３】ＰＯＤ部３は送られてきたマシンサイクル
情報を記憶部３０に順に記憶し、デバッグ対象システム
のクロック信号に同期して、この記憶されたマシンサイ
クル情報に従ってアドレスバス、データバス、その他の
制御信号を出力する。この実施形態では、マシンサイク
ル情報はターゲットＣＰＵ２１のクロック信号の立ち上
がりに同期してデコードされ、ＰＯＤ部３に送られる。
【００３４】次に、レジスタの値の読み出しとレジスタ
の値の変更を行う場合、ここでは、ターゲットＣＰＵ２
１内部のレジスタを読み出す場合の動作を、図４に示す
タイミングチャートを参照して説明する。
【００３５】レジスタの値をデバッグ情報として取り出
す場合は、制御回路部２は常に命令をフェッチしている
アドレスと比較器に書かれたユーザから指定されたアド
レスとを比較している。そして、比較結果から実行して
いるプログラムのアドレスと指定されたアドレスが一致
した場合には、ターゲットＣＰＵ２１のデータバス上
に、インデックスレジスタを利用してレジスタをメモリ
に書き込む命令（ＬＤ（ＩＸ），ＲＥＧ）を実行させ
る。この命令を実行した次のマシンサイクルでデータバ
ス上にレジスタの値が出力される。ただし、内部のエミ
ュレーションメモリ２２のＷＲ信号はアクティブになら
ないようにゲート２８で禁止しており、メモリの値が書
き換えられることはない。
【００３６】ＣＰＵメモリ制御回路２４は、ＷＲ信号が
アクティブな間にデータバス上に出力されたデータを、
そのレジスタの値として取り込む。このロード命令を実
行することにより、プログラムカウンタがずれるため、
その次にプログラムのアドレスを本来のユーザプログラ
ムのアドレスに戻すためのプログラムカウンタ相対Ｊｕ
ｍｐ命令をデータバス上に出力し実行させる。これら一
連の動作をしている間は、デコード回路２３は動作せ
ず、この動作に対する各信号はＰＯＤ部３からは出力さ
れない。
【００３７】一方、レジスタの値を書き換える時は、上
記の命令をインデックスレジスタの示すアドレスからレ
ジスタへ読み込む命令（ＬＤ ＲＥＧ，（ＩＸ））に置
き換えればよい。その他はレジスタの読み出し動作と同
様である。
【００３８】ただし、内部のターゲットＣＰＵ２１がＰ
ＯＤ部３から出力される信号に影響を与えることなく上
記の動作を行うために必要なマシンサイクル数は予め判
明しており、内部のターゲットＣＰＵ２１がそのマシン
サイクル数の分以上にプログラムを先行していないと、
この動作は実行できない。そこで、ＰＯＤ部３の記憶部
３０にどれだけマシンサイクルが蓄えられているか調べ
るために記憶位置とＰＯＤ部３から信号出力を行ってい
る位置との差を示す差分値レジスタ３３の値を参照し、
蓄えられたマシンサイクル情報がこの動作を行える程度
にまで蓄えられていない時には、ターゲットＣＰＵ２１
内部のレジスタの読み出し、書込みが実行できないよう
になっている。
【００３９】次に、内部のターゲットＣＰＵ２１がＩ／
Ｏへ出力する時は、Ｉ／Ｏ出力時であるというマシンサ
イクル情報とともに、Ｉ／Ｏのアドレスと出力データが
ＰＯＤ部３内の記憶部３０へ送られ、このタイミングの
信号をＰＯＤ部３が信号生成することによって書込みが
行われる。
【００４０】一方、Ｉ／Ｏからの入力をターゲットＣＰ
Ｕ２１に与えるには２つ手法を用意した。いずれの場合
でも、外部の入力が確定するまで内部のターゲットＣＰ
Ｕ２１が外部入力を待つことになる。
【００４１】まず、第１の方法を図５に示すタイミング
チャートを参照して説明する。
【００４２】第１の方法は、Ｉ／Ｏ命令のあるアドレス
を指定した場合である。この場合には、このアドレスを
デバッグ実行前にユーザが指定しておくと、エミュレー
ションメモリ２２の指定アドレスのタグの部分が「１」
にセットされる。エミュレーションメモリ２２上のプロ
グラムを実行する際、タグが「１」にセットされたアド
レスの命令を実行する直前に、ＣＰＵメモリ制御回路２
４ではこの命令を命令が書かれているアドレスへのプロ
グラムカウンタ相対Ｊｕｍｐ命令に置き換え、ＰＯＤ部
３がＩ／Ｏ命令実行のサイクルにくるまでその命令を実
行し続ける。そして、ＰＯＤ部３からの入力が確定する
タイミングに同時にターゲットＣＰＵ２１でもデータを
受け取ることができる。
【００４３】次に、第２の方法を図６に示すタイミング
チャートを参照して説明する。
【００４４】第２の方法は、Ｉ／Ｏ命令があるアドレス
を指定しなかった場合である。この場合には、Ｉ／Ｏの
読み出しサイクルを実行することにより、デコード回路
２３は読み出されるアドレスがＩ／Ｏのアドレスである
ことが判明するので、ターゲットＣＰＵ２１にウェイト
をかけ、Ｉ／Ｏサイクルの引き伸ばしを行う。Ｉ／Ｏサ
イクルを引き伸ばしたまま、ＰＯＤ部３から出力される
信号がＩ／Ｏサイクルを実行するのを待ち、デバッグ対
象システムからデータをＰＯＤ部３とほぼ同時に受け取
ることができる。
【００４５】いずれの場合においても、Ｉ／Ｏ入力サイ
クルの次のマシンサイクルはターゲットＣＰＵ２１の動
作のデコードが間に合わないため、この１マシンサイク
ルだけは、命令フェッチサイクルであるとして、命令フ
ェッチアドレス保持レジスタ３４の値をインクリメント
した値を用い、命令フェッチサイクルの信号を発生させ
る。
【００４６】このように、上記実施形態においては、従
来の技術では不可能であった、実際のターゲットＣＰＵ
を用いた場合の処理時間と同じ実行時間で処理中に、デ
バッグ対象システムを停止させることなくデバッグに必
要な情報をターゲットＣＰＵから容易に取り出すことが
できるようになり、マイクロコンピュータ応用製品の開
発が容易にできる環境を提供できるようになる。
【００４７】また、従来の開発ツールではＰＯＤ部内の
ターゲットＣＰＵがスチールプログラムを実行する際に
アドレスバス、データバス等の各信号線に、このプログ
ラムが動作する際の信号が出力されており、これらの信
号線がターゲットＣＰＵから出力されてもデバッグ対象
システムに誤動作をさせないようにするために、ターゲ
ットＣＰＵが出力する各信号をバッファ経由でデバッグ
対象システムに出力して、不要な信号線の動作をデバッ
グ対象システムから切り離し、システムが誤動作をしな
いようにする必要があったが、この誤動作防止のための
回路を経由せずに信号を出力できるため、デバッグ対象
システムから出力される各信号の遅延時間が少なくな
り、高速動作するＣＰＵをデバッグするデバッグ対象シ
ステムの開発を容易に行うことができる。
【００４８】さらに、将来ソフトウェアエミュレーショ
ンの動作スピードが速くなった場合には、ターゲットＣ
ＰＵ２１とデコード回路２３とエミュレーションメモリ
２２の部分をソフトウェアエミュレーションで置き換え
ることも可能である。
【００４９】
【発明の効果】以上説明したように、この発明によれ
ば、デバッグ対象システムとターゲットＣＰＵとのユー
ザプログラムの実行時間の差を利用して、デバッグ情報
の収集出力又は操作を行うようにしているので、デバッ
グ対象システムを停止させることなくデバッグ対象シス
テムからデバッグ情報を収集出力又は操作することがで
きる。これにより、マイクロコンピュータ応用製品の開
発を容易に行うことができるようになる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るデバッグシステム
の構成を示す図である。
【図２】図１に示す制御回路部の構成を示す図である。
【図３】図１に示すＰＯＤ部の構成を示す図である。
【図４】図１に示すシステムの非同期動作とレジスタの
値の出力時のタイミングチャートである。
【図５】図１に示すシステムのＩ／Ｏ入力時のタイミン
グチャートである。
【図６】図１に示すシステムのＩ／Ｏ入力時の他のタイ
ミングチャートである。
【符号の説明】
１ ホスト通信部 ２ 制御回路部 ３ ＰＯＤ部 ２０ クロック信号供給回路 ２１ ターゲットＣＰＵ ２２ エミュレーションメモリ ２３ デコード回路 ２４ ＣＰＵメモリ制御回路 ２５ 制御回路 ２６，２７，２８ セレクタ ３０ 記憶部 ３１ 記憶位置カウンタ ３２ 出力位置カウンタ ３３ 差分値レジスタ ３４ 命令フェッチアドレス保持レジスタ ３５ インクリメンタ ３６ アドレス出力回路 ３７ データ入出力回路 ３８ 制御信号生成回路 ３９ 入力データバッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−93180（ＪＰ，Ａ) 特開 平３−102435（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 340 G06F 11/34

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 マイクロコンピュータを備えたデバッグ
    対象システムのデバッグ処理を行うために必要な情報を
    ホストマシンとの間で入出力するホスト通信部と、 前記デバッグ対象システムの動作クロック信号よりも高
    速で非同期な動作クロック信号に同期して、前記デバッ
    グ対象システムのＩ／Ｏ装置からのデータ入力時を除い
    て前記デバッグ対象システムのユーザプログラムを前記
    デバッグ対象システムより先行してターゲットＣＰＵが
    実行し、実行時のアドレスバス情報、データバス情報な
    らびにマシンサイクル情報を出力する制御回路部と、 前記デバッグ対象システムの動作クロック信号と、前記
    制御回路部から出力されたアドレスバス情報、データバ
    ス情報ならびにマシンサイクル情報を受けて、マシンサ
    イクル情報に基づいて前記デバッグ対象システムの各種
    制御信号を生成して前記デバッグ対象システムの動作ク
    ロック信号に同期してアドレスバス情報、データバス情
    報ならびに各種制御信号を前記デバッグ対象システムに
    供給するＰＯＤ部とを備え、 前記デバッグ対象システムと前記制御回路部のターゲッ
    トＣＰＵとのユーザプログラムの実行時間の差を利用し
    て、前記デバッグ対象システムの動作クロック信号に同
    期して前記デバッグ対象システムを動作させながらデバ
    ッグ情報の収集出力又は操作を行うことを特徴とするデ
    バッグシステム。
  2. 【請求項２】 前記制御回路部は、 前記デバッグ対象システムのユーザプログラムを格納
    し、命令の置き換えを指示するタグビットを備えたエミ
    ュレーションメモリと、 前記エミュレーションメモリに格納されたユーザプログ
    ラムならびにデバッグ情報の収集出力又は操作を行うプ
    ログラムを実行するターゲットＣＰＵと、 ユーザプログラムの実行により前記ターゲットＣＰＵか
    ら出力されるアドレスバス情報、データバス情報ならび
    に各種制御信号に基づいてマシンサイクル情報を生成
    し、アドレスバス情報、データバス情報ならびにマシン
    サイクル情報を前記ＰＯＤ部に出力するデコード回路
    と、 前記エミュレーションメモリ、前記ターゲットＣＰＵ、
    前記デコード回路ならびに前記制御回路部全体の動作を
    制御する制御回路とを有することを特徴とする請求項１
    記載のデバッグシステム。
  3. 【請求項３】 前記ＰＯＤ部は、 前記デコード回路から出力されるマシンサイクル情報を
    格納する記憶部と、 マシンサイクルの記憶位置を示す記憶位置カウンタと、 マシンサイクルの実行出力位置を示す出力位置カウンタ
    と、 前記記憶位置カウンタと前記出力位置カウンタの差を保
    持し、前記記憶部の記憶可能容量を前記デコード回路に
    出力する差分値レジスタと、 前記デバッグ対象システムにアドレスを供給するアドレ
    ス出力回路と、 前記デバッグ対象システムとの間でデータの入出力を行
    うデータ入出力回路と、前記記憶部に記憶された内容に
    基づいて前記デバッグ対象システムの各種制御信号を生
    成して前記デバッグ対象システムに供給する制御信号生
    成回路とを有することを特徴とする請求項２記載のデバ
    ッグシステム。
  4. 【請求項４】 前記デバッグ対象システムのＩ／Ｏ装置
    からデバッグ情報を前記ＰＯＤ部を介して前記制御回路
    部に入力して収集する場合に、Ｉ／Ｏ命令のアドレスを
    予め指定し、該Ｉ／Ｏ命令の実行直前に該Ｉ／Ｏ命令を
    セルフジャンプ命令に置き換えて前記ターゲットＣＰＵ
    がＩ／Ｏ命令を実行するのを遅らせ、前記Ｉ／Ｏ装置か
    らデバッグ情報の入力とともに前記ターゲットＣＰＵが
    Ｉ／Ｏ命令を実行してデバッグ情報を収集することを特
    徴とする請求項１，２又は３記載のデバッグシステム。
  5. 【請求項５】 前記デバッグ対象システムのＩ／Ｏ装置
    からデバッグ情報を前記ＰＯＤ部を介して前記制御回路
    部に入力して収集する場合に、Ｉ／Ｏ命令のアドレス読
    み出しによりＩ／Ｏ命令を判別し、前記ターゲットＣＰ
    ＵにウェイトをかけてＩ／Ｏサイクルを引き伸し、前記
    Ｉ／Ｏ装置からデバッグ情報の入力とともに前記ターゲ
    ットＣＰＵのウェイトを解除してＩ／Ｏ命令を実行しデ
    バッグ情報を収集することを特徴とする請求項１，２又
    は３記載のデバッグシステム。
  6. 【請求項６】 マイクロコンピュータを備えたデバッグ
    対象システムの動作クロック信号よりも高速で非同期な
    動作クロック信号に同期して、前記デバッグ対象システ
    ムのＩ／Ｏ装置からのデータ入力時を除いて前記デバッ
    グ対象システムのユーザプログラムを前記デバッグ対象
    システムより先行してターゲットＣＰＵで実行し、 実行時のアドレスバス情報、データバス情報ならびにマ
    シンサイクル情報を記憶し、 記憶されたマシンサイクル情報に基づいて前記デバッグ
    システムの各種制御信号を生成し、 前記デバッグ対象システムの動作クロック信号に同期し
    てアドレスバス情報、データバス情報ならびに各種制御
    信号を前記デバッグ対象システムに供給し、 前記デバッグ対象システムと前記ターゲットＣＰＵとの
    ユーザプログラムの実行時間の差を利用して、前記デバ
    ッグ対象システムの動作クロック信号に同期して前記デ
    バッグ対象システムを動作させながらデバッグ情報の収
    集出力又は操作を行うことを特徴とするデバッグ方法。
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