JP2772982B2 - ２バイト命令注入回路 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、インサーキットエミュレータのデバック用
命令注入回路の機能向上に関する。

＜従来の技術＞ インサーキットエミュレータには、一般にブレーク機
能が備えられており、予め設定したアドレスの命令を中
央処理装置（CPU）がフェッチするバスサイクルで強制
的に固有バスサイクルを生じるような命令（多くの場
合、割り込み命令が用いられる）に置き換えることによ
って、ブレーク処理の起動を行なっている。命令を置き
換える方法としては、専用のハードウェアを用意して設
定アドレスと一致するバスサイクルを検出し、そのバス
サイクルでデータバスを切り替え、ブレーク用の命令コ
ードを強制フェッチさせる方法と、ランダムアクセスメ
モリ（RAM）上の命令コードを直接書き換えてしまう方
法とがある。

＜発明が解決しようとする課題＞ しかしながら、前者の方法では、CPUによっては書き
換える命令コードが１バイト命令に限定されてしまうこ
と、後者の方法では命令バイト数の制限はないが、設定
アドレスの命令がRAM上に存在するという前提条件を必
要とするという問題があった。

実際に、インテル社製の8086等のCPUの場合、２バイ
ト命令が２つのバスサイクルにまたがる場合があるた
め、通常ブレー用命令としては１バイト命令しか用いら
れない制約があった。なお、最近ではブレーク機能に限
らず、命令の置き換えによって実行トリガ検出やタスク
ブレークを実現しようとする試みもあるが、置き換える
命令コードが１バイトに限定される場合、その機能が著
しく制限されるなどの難点がある。

本発明は、このような点に鑑みてなされたもので、そ
の目的は、専用ハードウェアで実現す命令注入機能にお
いて、２バイト命令の注入を可能とし、設定するアドレ
スによって命令フェッチバスサイクルが連続する２つの
バスサイクルにまたがるような場合でも、また２バイト
が同一ワードとして１バスサイクルでフェッチされる場
合でも、CPUの動作に影響を与えることのなく２バイト
命令を注入することのできる命令注入回路を提供するこ
とにある。

＜課題を解決するための手段＞ このような目的を達成するための本発明は、 インサーキットエミュレータにおいて、 指定したアドレスパターンと対象とするマイクロプロ
セッサのアドレスバス上のアドレスとが一致したときに
マイクロプロセッサのデータバス幅をバイト単位に分割
したときのバイト位置別に命令注入要求信号を出力する
アドレス一致検出回路と、 マイクロプロセッサのステータス信号を基にして命令
コードフェッチサイクルのリードタイミングを示す信号
を生成するステータスデコーダと、 前記アドレス一致検出回路の出力の内で次の命令コー
ドフェッチサイクルに継続して命令注入が必要となる場
合に命令注入要求を保持するラッチと、 アダー回路とラッチとコンパレータとで構成され、継
続する命令注入サイクルでマイクロプロセッサが分岐命
令を実行してフェッチアドレスが不連続となった場合に
命令注入を禁止する手段と、 前記命令注入タイミングにマルチプレクサで選択され
る２バイト命令の１バイト目あるいは２バイト目のいず
れかの命令コードをデータバス上に出力する命令注入手
段と、 前記命令注入タイミングでデータバス上に出力された
本来の命令コードのフェッチを禁止するためのバッファ
手段とを具備したことを特徴とする。

＜作用＞ アドレス一致検出回路は、予め指定したアドレスの命
令コードがマイクロプロセッサによりフェッチされるバ
スサイクルとバイト位置を検出し命令注入要求信号を生
成する。

また、命令注入要求を保持するラッチ（スワップ要求
ラッチ）により、指定アドレスに連続した次のアドレス
のバイト位置に２バイト目の命令注入要求信号を生成す
る。

命令注入手段はアドレス一致検出回路およびスワップ
要求ラッチの出力信号に基づきデータバスに適宜命令コ
ードを送出する。

アダー回路，アドレスラッチ，コンバータから構成さ
れる回路では、分岐命令などにより命令コードフェッチ
サイクルが連続したアドレスとならなかった場合を検知
して、保持している２バイト目の命令注入要求信号を解
除する。このようにして、本来フェッチされるべき命令
コードの代わりに固定の命令コードを命令注入手段を介
して強制的にフェッチさせる。

これにより、マイクロプロセッサの動作シーケンスに
影響を与えることなく２バイト長のデバック用固有命令
コードの注入が可能となる。

＜実施例＞ 以下図面を参照して本発明を詳細に説明する。第１図
は本発明に係る２バイト命令命令注入回路の一実施例を
示す構成図である。図において、１はマイクロプロセッ
サで、ここでは16ビットのマイクロプロセッサを対象と
する。２はステータスデコーダで、マイクロプロセッサ
１のステータス信号を基にして命令コードフェッチサイ
クルのリードタイミングを示す信号FETCHを生成する。

３はアドレス一致検出回路で、指定したアドレスパタ
ーンと対象とするマイクロプロセッサのアドレスバス上
のアドレスとが一致したときにマイクロプロセッサ１の
データバス幅をバイト単位に分割したときのバイト位置
別に命令注入要求信号を出力するもので、BHHITとBLHIT
のバイト別の２種類のHIT信号を出力する。これらのHIT
信号は、それぞれ16ビット単位でアクセスされる命令コ
ードの上位アドレス側での一致の場合にはBHHITを、下
位アドレス側での一致の場合にはBLHITが出力される。

４はスワップ（SWAP）要求ラッチで、フェッチ信号FE
TCHによりアドレス一致検出回路３のBHHITをラッチす
る。これはアドレス一致検出回路３の出力の内で次の命
令コードフェッチサイクルに継続して命令注入が必要と
なる場合に命令注入要求を保持するものである。

10はアダー回路で、アドレスバス13上のアドレスをイ
ンクリメントして出力するものである。11はアダー回路
10の出力をフェッチFETCH信号によりラッチするアドレ
スラッチ、12はアドレスラッチ11の出力とアドレスバス
13上のアドレスとを比較するコンパレータで、一致した
場合には出力信号EQがHIGHとなる。

なお、アダー回路10、アドレスラッチ11およびコンパ
レータ12からなる部分は、継続する命令注入サイクルで
マイクロプロセッサ１が分岐命令を実行してフェッチア
ドレスが不連続となった場合に命令注入を禁止する手段
である。

５はアンドゲートで、前記スワップ要求ラッチ４の出
力とコンパレータ12の出力のアンドをとる。

６と８は命令注入手段で、６の方はＬバイト命令注入
回路、８の方はＨバイト命令注入回路であり、命令注入
タイミングにマルチプレクサで選択される２バイト命令
の１バイト目あるいは２バイト目のいずれかの命令コー
ドをデータバス14H,14L上に適宜に出力することができ
るように構成されている。

特にＬバイト命令注入回路６の構成について説明すれ
ば、オアゲート61でアドレス一致検出回路３のBLHIT信
号とアンドゲート５の出力のオアをとり、FETCHの期間
にオアゲート61の出力がアクティブであった場合にはス
ワップ信号SWAPをアクティブにする。マルチプレクサ65
はアンドゲート５の出力により制御され、命令コードレ
ジスタ63,64のいずれか一方を選択出力する。３ステー
トバッファ66は、スワップ信号SWAPがアクティブのとき
イネーブルとなり、マルチプレクサ65で選択された命令
コードをデータバス14L上に出力する。

７および９はそれぞれデータバス14L,14Hに設けられ
た双方向バッファで、双方向バッファ７はＬバイト命令
注入回路６のSWAP信号により制御され、双方向バッファ
９はＨバイト命令注入回路８のSWAP信号により制御され
る。

このように構成における動作を第２図のタイムチャー
トを参照して次に説明する。なお、タイムチャートは次
の３つのケースにおける各部の波形等を示している。

ケースは、アドレス一致検出が16ビットデータの下
位側アドレスで検出された場合で、２バイト命令注入は
同じバスサイクル中で行なわれる。

ケースは、アドレス一致検出が上位側アドレスで検
出された場合で、２バイト目の命令注入は次の命令フェ
ッチサイクルまで延期される。

ケースは、ケースで２バイト目の命令注入サイク
ルにてプログラムの分岐のためのアドレス不一致が生
じ、命令注入を禁止した場合である。

さて、マイクロプロセッサ１から出力される各種のス
テータス信号はステータスデコーダ２に入力され、マイ
クロプロセッサ１が命令コードをフェッチするバスサイ
クルでリードタイミングを示すFETCH信号を生成する。
アドレス一致検出回路３は予め設定されたアドレスがア
ドレスバス13上に現われたときにHIT信号を出力する。
下位アドレス側（偶数アドレス）の一致を示す信号BLHI
TはＬバイト命令注入回路６およびＨバイト命令注入回
路８に命令注入要求信号として入力され、それぞれＬバ
イト側データバス14Lに１バイト目の命令コード（CODE
＃１）注入を要求するSWPREQL＃１と、Ｈバイト側デー
タバス14Hに２バイト目の命令コード（CODE＃２）注入
を要求するSWPREQH＃２信号となる。

命令注入回路６では、SWPREQ＃1/＃２いずれかの要求
信号が与えられたときに、前記FETCH信号の期間、命令
コード注入ポートである３ステートバッファ66をイネー
ブルとし、マルチプレクサ65で選択される１バイト目あ
るいは２バイト目のいずれかの命令コードをデータバス
14Lに出力する。命令注入回路８についても同様であ
り、命令コードはデータバス14Hに出力する。

このとき、命令注入回路から命令注入を行なっている
期間にはSWAP信号が出力されているが、この信号はバイ
ト別に設けられる双方向バッファ7,9を制御して命令注
入中データバスに現われる他のデバイスからのリードデ
ータを禁止する。

一方、アドレス一致検出回路３から出力される上位ア
ドレス（奇数アドレス）での一致検出信号BHHITはＨバ
イト命令注入回路８に１バイト目の命令コード注入を要
求するSWPREQH＃１として入力されると共に、スワップ
要求ラッチ４のデータ入力に与えられ前記FETCH信号の
立ち上がりでラッチされた信号がアンドゲート５を介し
てＬバイト命令注入回路６に２バイト目の命令コード注
入を要求するSWPREQL＃２として与えられる。

これにより、BHHITが検出されたときは、２バイト目
の命令注入がアドレス一致を検出したバスサイクルの次
の命令フェッチバスサイクルで行なわれるようになる。

ここでマイクロプロセッサ１が１バイト目の注入命令
をフェッチした後、マイクロプロセッサ内の実行ユニッ
トが分岐命令を実行した場合に、分岐先のアドレスの命
令コードフェッチサイクルで２バイト目の命令注入が行
なわれるとマイクロプロセッサ１が暴走状態に陥る可能
性がある。この不具合を回避するため、アドレスバス13
に接続されたアダー回路10が１バイト目と命令注入アド
レスをインクリメントしアドレスラッチ11に与え、続い
てラッチ11の出力は２バイト目の命令注入アドレスの期
待値としてコンパレータ12の一方の入力となる。コンパ
レータ12の他方の入力には直接アドレスバス13に接続さ
れているため、前述のような不具合状況では２バイト目
の命令注入サイクルで、出力EQがネガティブ（ここでは
LOW）となり、この信号によりアンドゲート５が制御さ
れて２バイト目の命令注入動作が直ちに禁止される。

なお、上記実施例は16ビットマイクロプロセッサを対
象としたが、32ビットマイクロプロセッサの場合でも同
様の回路構成で実現できる。ただし、その場合は、アド
レス一致検出回路３の検出出力がバイト別に４本の信号
となる他、命令注入回路も同様に４回路必要となる。ま
た、スワップ要求ラッチのデータ入力は最上位側の検出
信号の出力が接続され、このラッチ出力はアンドゲート
５を介して最下位アドレスに相当する命令注入回路の２
バイト目の命令注入要求信号として接続されるようにす
る。

＜発明の効果＞ 以上詳細に説明したように、本発明によれば、マイク
ロプロセッサの動作に影響を与えることなく任意の２バ
イト長の命令コードを指定したアドレスに注入できるよ
うにしたため、デバック用の命令として割り込み命令に
限らず広範囲の命令が使用できるようになり、プログラ
ムカウンタ相対分岐命令を用いて実行検出機能やタスク
ブレーク機能を実現できるようになるなどの効果があ
る。

【図面の簡単な説明】

第１図は本発明に係る２バイト命令注入回路の一実施例
を示す構成図、第２図は動作説明用のタイムチャートで
ある。 １……マイクロプロセッサ ２……ステータスデコーダ ３……アドレス一致検出回路 ４……スワップ要求ラッチ、５……アンドゲート ６……Ｌバイト命令注入回路 7,9……双方向バッファ ８……Ｈバイト命令注入回路 10……アダー回路、11……アドレスラッチ 12……コンパレータ、13……アドレスバス 14H,14L……データバス

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】インサーキットエミュレータにおいて、 指定したアドレスパターンと対象とするマイクロプロセ
   ッサのアドレスバス上のアドレスとが一致したときにマ
   イクロプロセッサのデータバス幅をバイト単位に分割し
   たときのバイト位置別に命令注入要求信号を出力するア
   ドレス一致検出回路と、 マイクロプロセッサのステータス信号を基にして命令コ
   ードフェッチサイクルのリードタイミングを示す信号を
   生成するステータスデコーダと、 前記アドレス一致検出回路の出力の内で次の命令コード
   フェッチサイクルに継続して命令注入が必要となる場合
   に命令注入要求を保持するラッチと、 アダー回路とラッチとコンパレータとで構成され、継続
   する命令注入サイクルでマイクロプロセッサが分岐命令
   を実行してフェッチアドレスが不連続となった場合に命
   令注入を禁止する手段と、 前記命令注入タイミングにマルチプレクサで選択される
   ２バイト命令の１バイト目あるいは２バイト目のいずれ
   かの命令コードをデータバス上に出力する命令注入手段
   と、 前記命令注入タイミングでデータバス上に出力された本
   来の命令コードのフェッチを禁止するためのバッファ手
   段とを具備し、 前記アドレス一致検出回路により指定したアドレスの命
   令コードがマイクロプロセッサによってフェッチされる
   バスサイクルとバイト位置を検出して命令注入要求信号
   を生成し、同時に指定アドレスに連続した次のアドレス
   のバイト位置にも２バイト目の命令注入要求信号を生成
   し、２バイト目の命令注入バイト位置が次の命令コード
   フェッチサイクルに生じる場合はその命令注入要求信号
   を保持しておき、また次の命令コードフェッチサイクル
   が分岐命令の実行等により連続したアドレスとならなか
   った場合は前記保持した２バイト目の命令注入要求信号
   を禁止して不正な命令注入を回避し、これらの命令注入
   要求信号により、前記ステータスデコーダが出力する命
   令フェッチサイクルのリードタイミングで本来フェッチ
   されるべき命令コードの代わりに固定の命令コードを前
   記命令注入手段を介して強制的にフェッチさせるように
   して、マイクロプロセッサの動作シーケンスに影響を与
   えることなく２バイト長のデバッグ用固有命令コードの
   注入ができるようにしたことを特徴とする２バイト命令
   注入回路。