JP3242508B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小型でかつ柔軟性の向
上に適したマイクロコンピュータにおける割込み処理装
置に関する。

【０００２】

【従来の技術】近年、電子技術及び情報処理技術の発展
によりマイクロプロセッサの性能が向上し、あらゆる機
器で広く利用されている。従来のマイクロプロセッサ等
の情報処理機器における割込み処理装置では、割込み要
因毎に処理プログラムの開始位置を変えるいわゆるベク
タ割込み方式を採用している。

【０００３】ベクタ割込み方式では、割込み要因毎に特
定のベクタが割当てられるとともに、割込み処理プログ
ラムの開始アドレスをベクタに対応させて格納するテー
ブルがあらかじめに用意しされている。割込みが発生す
ると、現在実行中の命令が終了するのを待ってから、割
込みを受付ける。割込み要因を判別するためベクタを発
生させ、ベクタに対応する割込み処理プログラムの開始
アドレスを上記テーブルから読み出して、現在実行中の
アドレスから開始アドレスに分岐するよう必要な制御を
する。開始アドレスにマイクロプログラム等のハードウ
ェアによって制御される。開始アドレスに分岐した後、
割込み処理プログラムが開始する。そして、割込み処理
プログラムが終了するとハードウェア制御によって元の
プログラムアドレスに復帰するよう制御する。

【０００４】ベクタ割込み方式では、割込み処理プログ
ラムを割込み要因毎に作成し、各プログラムの先頭アド
レスを開始アドレスとして上記テーブル上におくだけで
割込み要因毎の処理プログラムがハードウェア制御によ
って起動される。従って、割込み処理プログラムがそれ
ぞれ独立している場合は有用である。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
技術によれば、割込み発生時から割込み処理プログラム
が開始するまで、及び、割込みプログラムの終了から元
のプログラムに復帰するまでの処理は、ハードウェアに
よって実現されているためハードウェア規模が増大する
という問題点があった。

【０００６】また、マイクロコンピュータが実際に組み
込まれるシステムは、大規模なものから小規模なものま
で種々の多様なシステムであるのに、システムの特性に
よっては高速化が十分ではなく、システムの特性に応じ
て柔軟に対応できないという問題点があった。より具体
的には以下のような点で問題となる。第１に、オペレー
ティングシステムを導入し、割込み処理によりタスクの
切り換えを制御する場合には、それぞれの割込み要因に
対応する割込み処理プログラムを起動する前にオペレー
ティングシステムの割込み処理プログラムを起動する必
要があるため、全ての割込み開始アドレスを同一にして
おく必要がある。つまり、どの割込みが発生しても、一
旦オペレーティングシステムの割込み処理プログラムに
分岐される。この場合、ベクタ割込み方式においては、
割込み要因毎に開始アドレスを変えられるという有用性
が全く生かされていない。テーブルを参照することによ
り、割込み発生から割込み処理プログラムに分岐してく
るまでの速度が低下するという問題があった。

【０００７】第２に、割込みが発生してから割込み処理
プログラムが開始されるまでの割込み応答時間につい
て、ベクタに対応する割込み処理プログラムの開始アド
レスを格納したテーブルを読み出してそのアドレスに分
岐する処理がハードウェアによって制御されるといって
も分岐命令のメモリ間接アドレッシングに相当するメモ
リリード動作が入るので、処理速度の向上がこれ以上望
めず、最小時間が規定されてしまう。割込み発生に対し
て素早い応答が必要なシステムでは、割込み処理プログ
ラムの開始が間に合わない場合も起こりうるという問題
があった。

【０００８】第３に、外部割込み等のように命令実行と
非同期に発生する割込みは、実行中の命令が終了される
まで待たされるので、割込み処理の起動が遅れるという
問題があった。上記課題に鑑み本発明は、より少ないハ
ードウェア量で、種々のシステムに応じて柔軟に対応し
高速化し得る割込み処理装置を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
め本発明のマイクロコンピュータは、複数の要因の割込
みを受け付けるＣＰＵと、前記ＣＰＵに対する割込みを
制御する割込み処理装置とを備えるマイクロコンピュー
タであって、前記割込み処理装置は、共通の割込み要求
信号線を介して、少なくとも１つの要因による割込み要
求をＣＰＵに割込み信号として出力することで通知し、
前記割込み処理装置は、複数のグループ割込み制御手段
を備え、 各グループ割込み制御手段は、グループ内の割
込み要求が発生していることを示す割込み要求フラグを
保持する割込み制御レジスタと、割込み要求フラグが立
っているとき割込み信号を、共通の割込み要求信号線を
介してＣＰＵに出力する割込み要求手段と、ＣＰＵから
のアクセスに応答してグループに固有のグループ番号を
出力するグループ番号出力手段とからなり、 前記ＣＰＵ
は、前記割込み信号を受け付けると、割込み信号を出力
したグループ制御手段からグループ番号を読み取り、そ
のグループ内の割込み要因の１つを選択する前記プログ
ラムを起動し、 前記各制御レジスタは、さらにグループ
に固有の割込みレベルを保持し、 各グループ割込み制御
手段は、さらに割込み制御レジスタに保持された割込み
レベルに基づいて、他のグループ割込み制御手段との競
合を調停する割込み調停手段を有し、前記各グループ番
号出力手段は、割込み調停手段の調停結果に従ってグル
ープに固有のグループ番号を出力するよう構成されてい
る。

【００１０】また、前記割込み処理装置は、複数のグル
ープ割込み制御手段を備え、 各グループ割込み制御手段
は、グループ内の割込み要求が発生していることを示す
割込み要求フラグを保持する割込み制御レジスタと、割
込み要求フラグが立っているとき割込み信号を、共通の
割込み要求信号線を介してＣＰＵに出力する割込み要求
手段と、 ＣＰＵからのアクセスに応答してグループに固
有のグループ番号を出力するグループ番号出力手段と、
からなり、 前記ＣＰＵは、前記割込み信号を受け付ける
と、割込み信号を出力したグループ制御手段からグルー
プ番号を読み取り、そのグループ内の割込み要因の１つ
を選択する前記プログラムを起動するように構成しても
よい。

【００１１】

【作用】上記の手段により本発明の割込み処理装置で
は、割込みが発生すると、グループ割込み制御手段にお
いて、割込みレベルと割込み要求フラグとを保持する割
込み制御レジスタの対応する割り込み要求フラグがセッ
トされる。割込み要求フラグに基づいて割込み要求手段
は、割込みレベルに対応した割込み信号をＣＰＵに出力
する。

【００１２】割込み調停手段は、割込み制御レジスタに
保持された割込みレベルと、マスクレベル出力手段から
入力されるマスクレベルとに基づいて、他のグループ制
御手段との競合を調停して割り込み信号を出力可能か否
か調停結果として出力する。この調停結果に従ってグル
ープ番号出力手段は、ＣＰＵからのアクセスに応答して
グループに固有のグループ番号を出力する。

【００１３】割込みハンドラ起動手段は、ＣＰＵが割り
込み要求信号を受け付けると何れのグループ割込み制御
手段からの割込み信号であっても、同一アドレスから始
まるプログラムを起動する。また、前記割込みハンドラ
起動手段は、割り込み要求信号を出力したグループ制御
手段からグループ番号を読み取り、そのグループ内の割
り込み要因の１つを選択するプログラムを起動するよう
にしてもよい。

【００１４】

【実施例】図１は、本発明の実施例における割込み処理
装置、及びそれを備えるマイクロコンピュータ（以下マ
イコンと略す）を表したブロック図である。同図に示す
ようにマイコン７は、中央演算装置（以下ＣＰＵと略
す）６と複数の割込みグループ制御部５を１チップ上に
有し、さらに端子群８を介して外部に複数の割込みグル
ープ制御部９を有している。

【００１５】マイコン７の端子群８は、ＣＰＵ６に割込
みを要求する割込み要求信号１１、ＣＰＵ６がどのレベ
ルまでの割込みを許可するかを指定するマスクレベル信
号１２、データバス１３、割込み調停手段の途中結果１
４等の入出力端子である。割込みグループ制御部５は、
割込み制御レジスタ１、割込み要求手段２、割込みレベ
ル調停手段３、グループ番号出力手段４を１つずつ備
え、最大４本の割込みを１つのグループとして処理す
る。

【００１６】割込み制御レジスタ１は、周辺装置や外部
からの割込みを登録し、許可する割込みおよび割込みレ
ベルを指定する。割込み要求手段２は、割込み制御レジ
スタ１の割込みレベルに従って、割込みの要求信号１１
をＣＰＵ６に出力する。割込みレベル調停手段３は、割
込み制御レジスタ１の割込みマスクレベルとCPUが出力
する現在の割込みマスクレベル信号１２とを入力し、マ
スクされない割込みレベルのうち最も優先度の高い割込
みを要求しているグループを選択する。

【００１７】グループ番号出力手段４は、割込み調停手
段３により選ばれたグループの識別番号をデータバス１
３を介してＣＰＵ６に出力する。割込みグループ制御部
９は、割込みグループ制御部５をマイコン７外部に拡張
したものであり、マイコン内部に内蔵している割込みグ
ループ制御部５と同様の構成要素からなる。

【００１８】図２は、図１に示した割込み処理装置を備
えたマイコン７のさらに詳細なブロック図である。同図
において符号１〜８、１１〜１４の構成要素は図１と同
一である。割込み制御レジスタ１は、３ビットのLVフィ
ールド、４ビットのIEフィールド、４ビットのIRQフィ
ールド、４ビットのIDフィールドを有する。

【００１９】LVフィールドは、割込みグループ制御部５
の割込みレベルを示し、"000"は割込みレベルが最も高
く、"111"は割込みレベルが最も低い。ＣＰＵ６のマス
クレベルよりLVフィールドの値が小さいとき割込みグル
ープ内で発生した割込みはマスクされない。IEフィール
ドは、割込みグループ内で受け付ける最大４つの割込み
毎の割込み許可フラグで、"1"のとき割込みの要求が許
可される。

【００２０】IRQフィールドは、割込みを登録するフラ
グで"1"のとき割込みの要求が登録される。マイコン７
内部／外部のI/Oなどの周辺装置で発生した割込み要求
信号がIRQフィールドに登録される。IDフィールドは、I
EフィールドとIRQフィールドの対応する各ビットの論理
積を示すフラグで、"1"のとき割込み要求を出力するこ
とを意味し、各ビットの論理和を割込み要求として割込
み要求手段２や割込みレベル調停手段３に出力する。

【００２１】割込み要求手段２は、ラッチ２Ａ、デコー
ダ２Ｂ、ANDゲート群２Ｃ、ドライバ群２Ｄから構成さ
れる。ラッチ２Ａは、、割込み制御レジスタ１のIDフィ
ールドの論理和である割込み要求をラッチする。デコー
ダ２Ｂは、LVフィールドで示される割込みレベルをデコ
ードして割込みレベルに対応する出力を１つだけ"1"に
する。

【００２２】ANDゲート群２Ｃは、デコーダ２Ｂの各出
力とラッチ２Ａの割込み要求との論理積をクロック信号
Ｔ１のタイミングで出力する。ドライバ群２Ｄは、AND
ゲート群２Ｃの出力をＣＰＵ６への割込み要求信号とし
て出力する。割込みレベル調停手段３は、比較器３Ａ
と、ゲート群３Ｅ、３Ｆと、ゲート３Ｄとから構成され
ている。

【００２３】比較器３Ａは、ＣＰＵ６から出力される割
込みマスクレベル信号１２と割込み制御レジスタ１のLV
フィールドの割込みレベルとり比較して一致信号を出力
する。ゲート群３Ｅ、３Ｆは、上位の調停信号３Ｃ、一
致信号、割込み制御レジスタ１からの割込み要求に基づ
いて、"1"で下位の割込みが受付可能であることを示す
調停信号３Ｂを出力する。

【００２４】ゲート３Ｄは、グループ番号出力手段４の
グループ番号出力を制御する。グループ番号出力手段４
は、グループ番号生成器４Ａ、バッファゲート４Ｂから
構成されている。グループ番号生成器４Ａは、各グルー
プに固有の５ビットのグループ番号を生成する。

【００２５】バッファゲート４Ｂは、グループ番号生成
器４Ａからのグループ番号をデータバスの下位５ビット
に出力する。このグループ番号がデータバス１３の下位
５ビットに出力されるのと同時に、バッファゲート１６
はデータバス１３の上位１１ビットに"0"を出力する。
図３は、図１に示した割込み処理装置を備えたマイコン
７内のＣＰＵ６の詳細なブロック図を示す。

【００２６】同図において、ＣＰＵ６は、主として命令
解読ブロック３０、レジスタブロック４０、演算実行ブ
ロック５０、プログラムカウンタブロック６０、バス制
御ブロック７０の５つのブロックから構成され、バス
（以下ABUSと略す）２０、第１データバス（B1BUSと略
す）２１、第２データバス（B2BUSと略す）２２、命令
アドレスバス（NIADDRと略す）７０１、命令バス（IBUS
と略す）７０２、オペランドアドレスバス（OADDRと略
す）７０３、ストアデータバス（STBUSと略す）７０
４、ロードデータバス（LDBUSと略す）７０５により同
図のように接続されている。

【００２７】命令解読ブロック３０は、先読みした命令
の格納および解読を行ないマイコン全体を制御するた
め、割込み制御部３１、命令バッファ（IBと略す）３
２、解読器３３、セレクタ３４、命令レジスタ３５、ス
テータスレジスタ３６、プリデコーダ３７、マイクロ命
令レジスタ３８とから構成されている。割込み制御部３
１は、割込み受付時のマイコンの動作シーケンスを制御
する。具体的には、インタフェース部７１から割込み受
付信号３０３が入力されると、割込み制御プログラムで
ある割込みハンドラに分岐させる制御を行う。

【００２８】命令バッファ３２は、命令の実行に先だっ
て先行的にメモリから読み出した命令３を蓄える。本実
施例では、３バイト分の命令を蓄える容量を持つ。セレ
クタ３４は、命令バッファ３２から入力される命令と、
命令バスから入力される命令との何れか一方を選択す
る。命令レジスタ３５は、セレクタ３４から出力する命
令を保持する。

【００２９】ステータスレジスタ３６は、命令の解読に
必要な各種のステータスフラグを保持する。解読器３３
は、ステータスレジスタ３６の内容を参照して、命令レ
ジスタ３５の命令を解読する。本実施例では、プログラ
マブルロジックアレイ（PLA）を用いてマイクロプログ
ラムによる制御論理が実装され、命令レジスタ３５の命
令を実現するマイクロ命令を順に出力する。

【００３０】プリデコーダ３７は、命令レジスタ３５の
内容とステータスレジスタ３６の内容とを入力し、主と
して１サイクルで動作するロード命令及び条件分岐命令
を実行するための制御信号を出力する。マイクロ命令レ
ジスタ３８は、解読器３３の解読結果であるマイクロ命
令を保持する。

【００３１】レジスタブロック４０は、データやアドレ
スを保持するため、データレジスタ群４１、アドレスレ
ジスタ群４２、セレクタ４３を備えて構成されている。
データレジスタ４１群は、主としてデータを保持する１
６ビット長の４本のレジスタを有する。アドレスレジス
タ群４２は、主としてアドレスを保持する１６ビット長
の４本のレジスタを有する。

【００３２】セレクタ４３は、ABUS２０とLDBUS７０５
とから選択的にデータレジスタ群４１及びアドレスレジ
スタ群４２に出力する。演算実行ブロック５０は、アド
レスの計算やデータ演算するため、演算器５１、プログ
ラムステータスワード５２、オペランドアドレスレジス
タ５３、セレクタ５４、セレクタ５５、テンポラリーレ
ジスタ５６、セレクタ５７、セレクタ５８、シフタ５９
を備えて構成されている。

【００３３】演算器５１は、１６ビットのデータ演算及
びアドレス計算を行う。プログラムステータスワード５
２は、演算結果のフラグや割込みマスクレベルを保持す
る１６ビットのレジスタである。プログラムステータス
ワード５２の詳細な構成図を図７に示す。同図におい
て、"T"はトレースフラグで、命令実行毎に割込みを発
生させてプログラムのシングルステップ実行させるトレ
ース動作実行中であることを示す。このフラグが"1"の
時シングルステップ実行する。

【００３４】"IE"は割込みイネーブルフラグで、割込み
を許可するフラグである。このフラグが"1"の時割込み
が許可される。"IM"は割込みマスクレベルで、割込みの
うちどのレベルまでを割込み許可するかを指定する。例
えば、IMが"111"の時は、割込みレベルが７の割込みを
マスクし、割込みレベルが６より小さい割込みを受け付
ける。IMが"110"の時は、割込みレベルが７と６の割込
みをマスクし、割込みレベルが５より小さい割込みを受
け付ける。"V"、"C"、"N"、"Z"は演算フラグで、演算結
果がそれぞれオーバフロー、キャリー、負、ゼロであっ
たことを示す。

【００３５】オペランドアドレスレジスタ５３は、メモ
リをアクセスするアドレスを格納する。セレクタ５４、
５５は、演算器５１に入力すべきオペランドを選択す
る。テンポラリレジスタ５６は、演算器５１の出力を一
時的に保持する。セレクタ５７は、テンポラリレジスタ
５６、オペランドアドレスレジスタ５３の何れかを選択
してオペランドアドレスバッファ７４に出力する。

【００３６】セレクタ５８は、ABUS２０とシフタ５９と
の何れかを選択する。シフタ５９は、セレクタ５８の出
力を受けて演算器５１とともにシフト動作をする。プロ
グラムカウンタブロック６０は、命令の読み出し位置を
制御するため、第１プリフェッチカウンタ（PFCと略
す）６１、第２プリフェッチカウンタ（PFCPと略す）６
２、セレクタ６３、プログラムカウンタバッファ（PCB
と略す））６４、インクリメンタ（INCと略す）６５、
セレクタ６６から構成されている。

【００３７】PFC６１は、１６ビット長のレジスタで、
先読みすべき命令のアドレスを保持する。PFCP６２は、
１６ビット長ののレジスタで、常にPFC６１の１サイク
ル前の値を保持する。セレクタ６３は、PFC６１とPFCP
６２とのいずれかを選択してABUS２０及びB1BUS２１に
出力する。

【００３８】バス制御ブロック７０は、メモリから命令
やデータを読み出す際のバスの接続を制御し、インタフ
ェース部７１、命令アドレスバッファ７２、命令バッフ
ァ７３、オペランドアドレスバッファ７４、ストアバッ
ファ７５、ロードバッファ７６、バススイッチ７７、RA
M７８、ROM７９から構成されている。インタフェース部
７１は、CPU６のバスと外部との接続を制御する。図２
に示したCPU６との間で入出力している信号は全てイン
タフェース部７１が制御する。

【００３９】命令アドレスバッファ（IABと略す）７
２、命令バッファ７３、オペランドアドレスバッファ７
４、ストアバッファ７５、ロードバッファ７６は、それ
ぞれ命令アドレス、命令、オペランドアドレス、ストア
データ、ロードデータを保持するためのバッファであ
る。バススイッチ７７は、バス７０６〜７０９を接断す
る。

【００４０】RAM７８、ROM７９は、それぞれ命令、デー
タを格納する。図８は、図３に示したＣＰＵ６中のイン
タフェース部７１内における割込み要求信号MIR[6:0]を
受け付ける割込み入力部の詳細な構成図である。同図に
おいて、１１は６レベルの割込み要求信号MIR[6:0]、IN
TENは図７に示したプログラムステータスレジスタ５２
の割込みイネーブルフラグ"IE"を示す出力信号である。
STOPはマイコンのクロックが停止している状態を示す信
号である。RESETはマイコン全体をリセットする信号で
ある。T1およびT2は、動作クロックで、互いに重なり合
わない２相のタイミングクロックである。この割込み入
力部は、トランジスタ群８１、ラッチ群８２、調停回路
８３、及びその周辺の回路を備えて構成されている。

【００４１】トランジスタ群８１は、割込み要求線１１
をプリチャージするトランジスタで、INTENが"1"となり
割込みがイネーブルとなったT2のタイミングで信号線８
０１により、オンになる。INTENが"1"でかつマイコンが
停止状態でない時のT1のタイミングで、信号線８０２に
より割込み要求線の状態をラッチ８２が取り込む。ラッ
チ８２の出力は調停回路８３に入力され、最も割込み優
先度の高い割込みレベルをACPTLV信号に出力する。信号
線８０１、８０２により割込みがイネーブルのときの
み、割込み信号の取り込み操作が行なわれる。割込みが
イネーブルでない時には、割込み要求信号のプリチャー
ジが禁止される。

【００４２】図９は、図２に示した割込み制御レジスタ
１のIRQフィールドに入力される割込み要求の入力部の
詳細な構成を示す回路図である。この入力部は、外部か
ら割込み要求が入力される場合に、図２に示した割込み
グループ制御部５内のI/Oと記した部分に相当する。こ
の入力部は図９に示すように、ラッチ９１、９２と、複
数のゲートからなるセレクタ９３を備えて構成されてい
る。ここで、EXIRQは、端子から入力される外部割込み
要求信号である。STOPは図８と同様で、マイコンのクロ
ックが停止している状態を示す信号である。EXIRQIN
は、外部割込み入力部が出力する外部割込み要求信号で
ある。

【００４３】ラッチ９１、９２はクロック信号T1の立ち
上がりで入力を取り込み、EXIRQINをクロック信号T1に
同期させる。セレクタ９３は、STOP信号が"1"のときEXI
RQINを選択して出力し、STOP信号が"0"のときラッチ９
１、９２により同期されたEXIRQINを選択して出力す
る。によって出力を切り換えるである。

【００４４】以上までは、本発明の割込み処理装置のハ
ードウェアによる処理する部分の構成である。次に、ソ
フトウェアによる処理する部分の構成を説明する。図４
は本発明の割込み処理装置における、割込みの発生から
割込み終了して戻るまでの処理の流れ図である。同図に
示すように、本発明の割込み処理装置では、割込みが受
け付けられると、ハードウェアによる「割込みハード処
理」の後に、所定番地に分岐して「割込みハンドラ」と
呼ばれるプログラムを起動する。割込みハンドラは、割
り込まれたプログラムと割り込んだプログラムとをつな
ぐ制御をするプログラムであり、割込み要因毎の処理プ
ログラムへの移行を制御する「前処理ハンドラ」と、割
込み要因毎の割込み処理プログラムからの復帰を制御す
る「後処理ハンドラ」とからなっている。後処理ハンド
ラが終了すると、「割込みリターン命令（rti命令）」
を受けてハードウェアにより復帰アドレスの計算が行わ
れ、元のプログラムに戻る。

【００４５】割込みハンドラのプログラム例を図５に示
す。前処理ハンドラは、(A)レジスタ退避処理、(B)グル
ープ番号読み出し処理、(C)割込みプログラムの先頭ア
ドレス生成処理、(D)分岐処理、(E)グループ内割込み判
定処理からなるシーケンスを実行する。後処理ハンドラ
は、(F)レジスタ復帰処理からなるシーケンスを実行す
る。この割込みハンドラは、割込みグループ制御部５が
受け付ける最大の割込み数が１つの場合と、２つ以上で
ある場合とでプログラムが異なる。上記シーケンスを順
に説明する。

【００４６】(A)レジスタ退避処理 ハードウェアによる割込み処理の後、ハンドラプログラ
ムの実行が始まると、最初に、ハンドラ内で使用するレ
ジスタをスタックに退避する。プログラム例では、スタ
ックポインタとして使用するアドレスレジスタAR3を更
新し（dec2 AR3）、割込みハンドラ内で使用するアドレ
スレジスタAR0をスタック領域に退避させている（mov A
R0,@(AR3)）。グループ内割込み数が複数の場合は、同
様にデータレジスタDR0をも退避させている（dec2 AR
3、mov AR0,@(AR3)）。

【００４７】(B)グループ番号読み出し処理 次に、どの割込みグループからの割込み要求かを知るた
め、ある決められた固定番地を読み出すことによって、
割込みを要求してきた割込みグループ制御部５内のグル
ープ番号出力手段４から、割込みグループ番号をロード
する。プログラム例では固定番地FC0Eに割当てられてい
るグループ番号出力手段４をアドレスレジスタAR0に読
み出している（mov @(FC0E),AR0）。

【００４８】(C)割込みプログラム先頭アドレス生成処
理 次に、各割込みグループの処理プログラムの先頭アドレ
スが書かれたテーブルのアドレスを計算し、そのアドレ
スが指すテーブルの内容をロードする。テーブルアドレ
ス計算は、テーブルの先頭を示すベースアドレスと先ほ
ど読み出した割込みグループ番号を加算することにより
行なう。プログラム例では、AR0内のグループ番号にベ
ースアドレス#BASEを加算して（add #base,AR0）、テー
ブルを読み出している（mov @(AR0),AR0）。

【００４９】(D)分岐処理 テーブルから読み出されたアドレスに分岐する。プログ
ラム例ではアドレスレジスタAR0が示すアドレスに分岐
している（jmp @(AR0)）。割込みを要求した割込みグル
ープが、最大１つの割込みしか受け付けない場合は、ロ
ードした内容が割込み処理プログラムの先頭アドレスで
あるので、前処理ハンドラの処理はここで終了する。

【００５０】(E)グループ内割込み判定処理 割込みを要求した割込みグループが、２つ以上の割込み
を受け付ける場合には、グループ内の複数の割込み要因
の内どの割込みかを知るため、割込み制御レジスタ１を
読み出し、IDフィールドをチェックし、それぞれのビッ
トに対応する割込み処理プログラムに分岐する。プログ
ラム例では割込みレベルに対応する割込み制御レジスタ
１を読み出し（mov @(INTRn),DR0）、まずIDフィールド
のビット０をテストして（btst #0,DR0）、０でなけれ
ばその割込み要因の処理プログラムに分岐し（bnz $INT
n0）、０であればIDフィールドのビット１〜３について
割込みがあったか否かを同様にして判定する。

【００５１】このようにして前処理ハンドラでは、割込
みグループ制御部１が受け付ける割込みの最大数が２以
上の場合には、２段階の分岐を行ない目的とする割込み
処理プログラムへ移行する。最大数が１の場合には１段
階の分岐処理により目的とする割込み処理プログラムへ
移行する。(F)レジスタ復帰処理 レジスタ復帰処理は、割込みハンドラ内で使用したレジ
スタの元の内容をスタックから復帰する。プログラム例
では、割込みハンドラ内で使用するアドレスレジスタAR
0をスタック領域から復帰させ（mov @(AR3),AR0）、ス
タックポインタとして使用するアドレスレジスタAR3を
更新し（inc2 AR3）。グループ内割込み数が複数の場合
は、同様にデータレジスタDR0をも退避させている（mov
@(AR3),AR0、inc2 AR3）。

【００５２】図１１は、図４に示した「割込みリターン
命令（rti命令）」を実行するハードウェアによる戻り
先番地の計算方法を示す図である。このrti命令の実行
は、他の命令実行と同様に図３に示した解読器３３にお
けるマイクロプログラム制御によって、図３に示した演
算実行ブロック５０、プログラムカウンタブロック６０
において実行される。

【００５３】同図において、「割込みの型」の欄は、割
込みを受け付けた時点で実行中の命令の種類に応じて決
まる３つの型を表す。命令の種類について、本実施例に
おけるマイコン７は、命令コードが１バイト又は２バイ
トからなる命令を有しており、命令コードの後ろにはオ
ペランドとしてディスプレースメントや即値等が続く場
合がある。

【００５４】「完了型」の割込みは、割込み受付時の命
令を完全に実行した後に割込み処理を行なう場合をい
う。この場合の復帰アドレスは、割込み受付時の命令の
次の命令のアドレスになる。「アボート型」の割込み
は、命令の実行が終わらないうちに実行中の命令を打ち
切って割込みの処理を行なう場合をいう。アボート型の
割込みには、１バイト目の命令コードを処理中に受け付
ける「第１バイトアボート型」と、２バイト目の命令コ
ードを処理中に受け付ける「第２バイトアボート型」の
２種類がある。アボート型の割込みの場合には、割込み
から復帰すると、実行を打ち切った命令が再度実行され
ることになる。割込み受付時にスタックに退避する戻り
番地は、割込みの型に応じて計算する。

【００５５】「PC計算時のIB量」の欄は、割込み処理の
中で戻り番地を計算する際の命令バッファ３２に先読み
された命令の量（バイト数）を示す。「計算方法」の欄
にあるPFC及びPFCPはそれぞれ、図３における命令先読
みカウンタレジスタ６１、同じく命令先読みカウンタの
１サイクル前の値を保持するレジスタ６２である。具体
的な計算は、マイクロプログラム制御により、図３に示
した演算実行ブロック５０内の演算器５１においてPFC
６１またはPFCP６２に保持された命令アドレスから１な
いし３の定数を減算することにより実行される。その計
算結果はプログラムカウンタブロック６０内のセレクタ
６６を介してPCB６４に格納される。

【００５６】以上のように構成された本発明の実施例に
おける割込み処理装置について、その動作を説明する。
説明の便宜上、割込み発生してから割込み処理プログラ
ムが実行され元のプログラムに復帰するまでの動作を
(1)割込みの入力、(2)割込みハード処理、(3)前処理ハ
ンドラ、(4)後処理ハンドラ、(5)復帰処理に分けて説明
する。このうち(1)(2)(5)はハードウェア処理、(3)(4)
はソフトウェア処理である。説明する。

【００５７】(1)割込みの入力 図２に示したI/Oに相当する周辺装置やマイコン外部か
らの割込みが発生すると、割込み要求が図９に示した割
込み入力部に入力される。割込み入力部の動作を示すタ
イミングを図１０Ａ、図１０Ｂに示す。図１０ＡはSTOP
信号が"0"で動作クロックが停止していないときの動作
を示し、図１０ＢはSTOP信号が"1"で動作クロックが停
止しているときの動作を示している。

【００５８】図１０Ａに示すように、STOP信号が"0"の
とき外部割込み信号EXIRQが斜線で示す範囲で、"0"か
ら"1"に変化した場合、サイクル２のT1の立ち上がり
で、図９のラッチ９１から出力される信号線９０１が変
化する。さらに、サイクル３のT1の立ち上がりで、信号
線９０１の状態がラッチ９２にラッチされると同時に、
ラッチ９１は再度割込み信号EXIRQを取り込む。ラッチ
９２から出力される信号線９０２はサイクル３のT1の立
ち上がりで"0"から"1"に変化する。信号線９０１と信号
線９０２が、共に"1"の時、EXIRQINが"1"になる。EXIRQ
INが"1"になると、図２に示した割込み制御レジスタ１
のIRQフィールドの対応するビットがセットされ、割込
み要求が割込み制御レジスタ１に受け付けられたことに
なる。

【００５９】EXIRQがサイクル３のT1の立ち上がりまで
に"0"になると、信号線９０１はサイクル３のT1の立ち
上がりで"0"になる。従って、割込み信号EXIRQが１サイ
クル以下の期間だけ"1"であれば、EXIRQINは変化しな
い。このように、割込み入力部はマイコンの動作クロッ
クT1及びT2に非同期な割込み信号EXIRQを、T1に同期さ
せて出力すると共に、ノイズ等による１サイクル以下の
EXIRQがEXIRQINに悪影響を及ぼすのを取り除く。

【００６０】図１０Ｂに示すように、STOP信号が"1"の
ときにはタイミングがT1の状態でクロックが停止してい
る。この時、外部割込み信号EXIRQが斜線で示す範囲
で、"0"から"1"に変化した場合、セレクタ９３はEXIRQ
を選択してEXIRQINに出力する。EXIRQINが"1"になる
と、図２に示した割込み制御レジスタ１のIRQフィール
ドの対応するビットがセットされ、割込み要求が割込み
制御レジスタ１に受け付けられたことになる。さらに、
IEフィールドの対応するビットが"1"であれば、IDフィ
ールドの対応するビットが"1"になり、図２の各割込み
グループ制御部５からカスケード接続されたORゲートを
介してＣＰＵ６のWKUP端子に"1"が入力される。WKUP端
子は、クロックの再開を指示する入力端子であるので、
タイミングクロックT1、T2の動作が開始される。これに
より、ＣＰＵ６は割込み受付可能な動作状態になる。実
際には、ＣＰＵ６が割込みを受け付ける前に、タイミン
グクロックが動作を開始してから、割込みが受け付けら
れる。 (2)割込みハード処理 (1)により割込み要求が割込み制御レジスタのIRQフィー
ルドに登録される。IRQフィールドの各ビットに対応す
るIEフィールドがイネーブルであると、各ビットに対応
するIDフィールドが"1"となり、図２に示した割込み要
求手段２のラッチ２Ａの出力がタイミングクロックT2
で"1"になる。

【００６１】一方、割込み制御レジスタ１のLVフィール
ドの内容がデコーダ２Ｂに入力され、その値に応じて０
から６までの出力のいずれか１本が"1"になる。従っ
て、"1"のデコーダ出力につながるANDゲート群２Ｃ中の
１つのANDゲートにより、ドライバ群２Ｄ中の１つのド
ライバがタイミングクロックT1で駆動される。このドラ
イバにより、割込み要求信号１１の１本が"1"になる。

【００６２】割込み要求信号１１は、ＣＰＵ６において
図８に示したようにタイミングクロックT1でラッチ群８
２を介して調停回路８３に入力される。調停回路８３
は、現在の割込みマスクレベルと入力された割込み要求
レベルとを比較し、マスクされていない割込みの内で最
も優先度の高い割込みを受け付け、受け付けた割込みレ
ベルを示す受付信号ACPTLV[2:0]を出力し、そのレベル
を次の割込みマスクに設定するとともに、信号線１２に
割込みマスクレベルを出力する。

【００６３】さらに、ＣＰＵ６は、割込みを受け付ける
とプログラムの戻り先の番地と、プログラムステータス
をスタックに退避した後、所定番地（例えば４番地）の
割込み前処理ハンドラに分岐する。 (3)前処理ハンドラ 前処理ハンドラは、前述した(A)レジスタ退避処理、(B)
グループ番号読み出し処理、(C)割込みプログラムの先
頭アドレス生成処理、(D)分岐処理、(E)グループ内割込
み判定処理からなるシーケンスを実行する。上記シーケ
ンスの詳細は図５のプログラム例に即して既に説明した
ので、ここでは、図５に示したロード命令（MOV @(FCO
E),AR0）により実行される(B)の動作における、割込み
グループ制御部５側の動作を詳細に説明する。

【００６４】ＣＰＵ６は、あらかじめ決められた固定番
地つまり各割込みグループ制御部５に共通に割当てられ
た番地(FCOE)をアクセスする。その番地は、図２中のDE
Cでデコードされ、グループ番号読み出し信号１５が出
力される。割込みを要求したグループ制御の割込み調停
手段３は、CPUから出力される割込みマスクレベル１２
と割込み制御レジスタ１の割込みレベルとを比較器３Ａ
により比較し、一致信号を出力する。CPU６から出力す
る割込みマスクレベルと割込みグループ制御に設定され
た割込みレベルとが一致すると、割込みレベル調停手段
３は、その割込みグループより下位の優先度にある割込
みグループに対して、調停信号３Ｂにより割込みが受付
けられないことを通知する。上位の優先度にある割込み
グループからの調停信号３Ｃが"1"であれば、ゲート３
Ｄがオンになり、グループ番号出力手段４のグループ番
号生成器４Ａが出力するあらかじめ決められたグループ
番号をデータバス１３に出力する。ＣＰＵ６は、データ
バス１３からグループ番号を取り込、アドレスレジスタ
AR0に格納する。

【００６５】(4)後処理ハンドラ 後処理ハンドラは、前述した(E)レジスタ復帰を実行す
る。詳細は図５のプログラム例に即してすでに説明した
ので省略する。 (5)復帰処理 後処理ハンドラが終了すると、「割込みリターン命令
（rti命令）」の実行に際して、ハードウェアにより戻
り先番地が計算される。

【００６６】図１２〜１５、図１６〜１９、図２０〜２
３はそれぞれ、割込みの型が完了型、第１バイトアボー
ト型、第２バイトアボート型のパイプラインの動作タイ
ミング図である。各図の（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）はそれぞれ、戻りアドレスを計算する際に命令バ
ッファ３２に蓄えられている命令の数が３、２、１、０
の場合のパイプライン動作タイミングである。各図にお
いて、IBは命令バッファ３２、IRは命令レジスタ３５、
IBCNは命令バッファ３２に蓄えられている命令の数を示
す。また、斜線は戻りアドレスを計算するタイミングで
用いる情報を示している。図中の（LD @AR）は、アドレ
スレジスタによる間接アドレッシングのロード命令を、
(1'st)は２バイトコード命令の１バイト目を、(2'nd)は
２バイト命令の２バイト目をそれぞれ示している。ま
た、RR-2は実行に２サイクル以上必要な命令を示してい
る。

【００６７】以下、各タイミング図に基づいて動作を説
明する。図１２は完了型割込みの命令バッファの命令数
が３の場合のパイプライン動作図である。サイクル１で
2n番地から２バイト分の命令をフェッチし、2n番地の命
令はサイクル２で命令レジスタIRに格納され、2n+1番地
の命令はサイクル２のタイミングT1で命令バッファに格
納される。従って、サイクル２で命令バッファに蓄えら
れた命令の数は１であり、命令バッファにはまだ格納す
る余裕があるため、2n+2番地から２バイト分の命令をフ
ェッチする。

【００６８】一方、2n番地の命令はレジスタ間演算であ
り、１サイクルで命令の実行が終了したとすると、サイ
クル３では2n+1番地の命令が命令バッファから命令レジ
スタに転送されて実行される。また、サイクル２でフェ
ッチした２バイト分の命令が命令バッファに蓄えられる
ので、差し引き２バイト分の命令がサイクル３で蓄えら
れる。命令バッファには１バイトの空きしかないので、
サイクル３では命令のフェッチが行なわれない。

【００６９】2n+1番地の命令もサイクル２と同様にレジ
スタ間演算命令であるとすると、サイクル４では2n+2番
地の命令が命令バッファから命令レジスタに転送されて
実行されるが、サイクル３のレジスタ間演算命令の解読
中に割込みが発生すると、命令バッファには割込み処理
シーケンスの初期値がセットされる。割込み処理シーケ
ンスの第２サイクル（サイクル５）で割込みからの戻り
アドレスを計算するコマンド（PC adjust）が解読され
る。この時、PFC及びPFCPの内容は共に2n+4であり、命
令バッファに格納されている命令の数は３である。従っ
て、戻りアドレスは図１１の完了型割込みの命令バッフ
ァ量が３の計算方法（PFCP - 2）に従い、2n+4-2=2n+2
となる。2n+2は2n+1番地の命令の次のアドレスであり、
割込みからの復帰アドレスが正しく計算されている。

【００７０】戻りアドレス計算時の命令バッファの量が
２、１及び０の場合も同様に、図１３から図１５に示し
た斜線の内容に従って計算される。図１４及び図１５の
IABの波線は命令先読みの要求はあるが、バスがロード
命令で使用されているため命令の先読みが出来ない状態
を示している。動作は図１２と同様なので、説明を省略
する。図１６〜図２３についても同様である。

【００７１】いずれの図の場合も、図１１の計算方法に
より、割込みからの戻り番地が計算できることを示して
いる。こうして計算された戻り番地の復帰することによ
り、割込み処理から元のプログラムの実行状態に戻るこ
とができる。次に、トレース状態における割込み処理の
動作を説明する。

【００７２】プロセッサステータスレジスタのトレース
フラグの状態による、動作の違いを図２４に示す。図２
４（Ａ）は、命令実行前にトレースフラグが１になって
いる時の動作図、図２４（Ｂ）は実行前にトレースフラ
グが０になっている時の動作図である。以下、動作を説
明する。図２４（Ａ）において、INTINHは解読器３３か
ら出力される信号で、解読器から出力するコマンド毎に
割込みが受付可能かどうかを示している。INTREQは割込
みの要求信号。EOIは命令の最後で解読器から出力され
るコマンドを示す信号である。サイクル１のタイミング
T2で命令レジスタに命令が格納され、タイミングT1で解
読器結果がマイクロ命令レジスタMIRに出力される。こ
のタイミングで割込み要求が出されるとする（INTREQ=
1）。コマンド１では割込みが許可されない（INTINH=
1）ので、サイクル２では命令の２サイクル目の解読が
始まり、サイクル２のタイミングT1でコマンド２がMIR
に格納される。コマンド２では割込みが許可されている
（INTINH=0 ）ので、コマンド２が命令の最後のコマン
ドではない（EOI=0）が、割込み要求を受付け、サイク
ル３では、割込み処理の解読が開始される。

【００７３】図２４（Ｂ）は命令の実行前にトレースフ
ラグが１になっている場合の動作図であるが、サイクル
２までは図２４（Ａ）と同様である。コマンド２は割込
みが許可されている（INTINH=0）が、トレースフラグが
１であるためサイクル３では割込みを受け付けず、命令
の解読を継続して行なう。サイクル３のタイミングT1で
MIRに格納されたコマンド３は、割込み許可（INTINH=
0）でかつ命令の最後のコマンド（EOI=1）である。トレ
ースフラグが１の場合は、割込み許可のコマンド中に割
込み要求があっても、命令の最後のコマンドが出力され
るまで割込みを受け付けない。従って、サイクル４で割
込み処理の解読が開始される。

【００７４】最後に、上記前処理ハンドラの(B)「グル
ープ番号読出」におけるロード命令（mov @(FC0E),AR
0）、や(C)「先頭アドレス生成」におけるロード命令
（mov @(AR0),AR0）などによってメモリや外部装置を読
み出す場合について、図６および図３を用いてＣＰＵ６
側の動作を詳細に説明する。図６はマイコンがロード命
令を実行するときの動作を説明するタイミング図であ
る。同図において、T1およびT2は内部クロックであり、
T1とT2とで１マシンサイクルとなる。「解読」、「実
行」はそれぞれ解読ステージ、実行ステージのパイプラ
インの様子を示している。図６のロード命令のアドレッ
シングモードは絶対アドレッシングで、命令に含まれる
アドレスの絶対値の内容が示すメモリからデータレジス
タ（Dn）にデータをロードする。

【００７５】ロード命令は、通常２サイクルで実行さ
れ、最初のサイクルでアドレスを計算し、次のサイクル
でメモリをアクセスする。図６は２サイクルで実行され
るロード命令の動作を示すタイミング図である。サイク
ル１のタイミングT2では、ロード命令が命令バッファ３
２から信号線３０１に読み出され、セレクタ３４を通し
て、命令レジスタ３５に格納される。命令レジスタ３５
の内容と解読の状態を保持するステータスレジスタ３６
の内容とを入力し、プログラマブルロジックアレイ３３
により命令が解読される。解読結果は、サイクル１のタ
イミングT1でマイクロ命令レジスタ３８に格納され、制
御信号３００が出力される。プリデコーダ３７は、命令
レジスタ３５の内容とステータスレジスタ３６の内容と
を入力し、T2のタイミングで制御信号を出力する。プリ
デコーダが出力する制御信号は、１サイクルで動作する
ロード命令及び条件分岐命令を実行するために用いられ
る。

【００７６】サイクル２では、タイミングT2で１６ビッ
トの絶対アドレスの値を命令バッファ３２から読み出
し、３０２を通してバス２２に出力する。バス２２に読
み出された値はセレクタ５５により選択されて、演算器
５１に供給される。演算器のＢ側に入力されたデータ
は、演算器５１とシフタをスルーで通り、テンポラリレ
ジスタ５６に格納される。つまり、演算器５１のアドレ
ス計算は、Ｂ側の入力をそのままの形で出力することで
あり、Ａ側の入力に影響されない。また、演算器の直後
に位置するシフタも入力をそのまま出力するように動作
する。サイクル２のタイミングT1では、テンポラリレジ
スタ５６の内容が５０１を通してABUS２０に出力され、
オペランドアドレスレジスタ５３に格納される。

【００７７】サイクル３では、オペランドアドレスレジ
スタ５３に格納されたアドレスはセレクタ５７により選
択され、オペランドアドレスバッファ７４に転送され
る。バス制御手段７０はオペランドアドレスバッファ７
４のアドレスをデコードし、ロードするアドレスがROM
７９か、RAM７８か、あるいはチップ外部かを判別す
る。判別結果に基づいてバススイッチ７７および外部バ
スインタフェース７１を制御しデータをロードする。ア
クセスがROM７９の場合には、オペランドバッファ７４
に格納されているアドレスは、バス７０８とバス７０６
によりROMに供給され、ロードしたデータはバス７０７
とバス７０９によりロードバッファ７６に格納される。
アドレスがRAMの場合には、アドレスはバス７０８によ
りRAMに供給され、ロードしたデータはバス７０９によ
りロードバッファに格納される。アドレスがチップ外部
の場合には、アドレスはバス７０８とバス７１０により
チップ外部のメモリに供給され、ロードしたデータはバ
ス７１１とバス７０９によりロードバッファに格納され
る。いずれの場合も、メモリのアクセスが待ち時間なし
であれば、ロードしたデータはサイクル３のタイミング
T1でロードバッファ７６に格納される。

【００７８】サイクル４のタイミングT2では、ロードバ
ッファ７６に格納されたデータが、バス７０５によりセ
レクタ４３を通って、データレジスタ４１に転送され
る。ロード命令の直後の命令が、ロードしたデータを使
う場合には、ロードバッファ７６のデータを使用する。
つまり、サイクル４のT2で、ロードバッファ７６のデー
タを、バス７０５によりＡバス２０またはＢ２バス２２
に直接データを出力する（図６の波線で示した部分）。
従って、ロード命令は、２サイクルで実行される。

【００７９】なお、本発明の実施例による割込みグルー
プの数は３２にしているが、これに限定されるものでは
ない。また、割込みグループ内の割込み登録数、割込み
マスクレベル数、マイコンが備えるデータレジスタやア
ドレスレジスタの本数は、これに限定されるものではな
い。さらに、本発明による割込み方式を備えたマイコン
の命令バッファの数は３バイトとしているが、３バイト
に限定されるものではない。

【００８０】

【発明の効果】以上説明してきたように本発明の割込み
処理装置によれば、全ての割込み処理において同一の割
込み処理番地のプログラムに分岐し、かつ割込みをいく
つかのグループに分割することにより、割込み処理のハ
ードウェアを低減させるという効果ととともに、システ
ムに最適な割込みの構成を柔軟に選択することができる
という効果がある。

【００８１】また、割込みをいくつかのグループに分割
し、グループ毎に割込みのマスクレベルを設定するの
で、少ないハードウェアでレベル管理が実現できると共
に、ノンマスク割込みをグループの１つとすることによ
り、マスク割込みと同一の実装が可能である。さらに、
マイコン外部へ割込みグループを拡張でき、柔軟性が向
上すると共に、プログラムによる割込み許可に応じてプ
リチャージを制御することにより、拡張時の消費電力を
低減することができる。

【００８２】さらに、マイコンの動作クロックの状態に
よって割込み入力部の動作を変えることにより、端子を
増加させることなく動作クロックの停止状態から復帰さ
せることが可能となる。さらに、割込み時の復帰アドレ
スを命令先読みカウンタと命令先読み量とから算出する
ことにより、実行命令のアドレスを計算する加算器を省
略することができ、ハードウェアを大幅に削減する。

【００８３】さらに、コマンド毎に割込みを制御するこ
とにより実行中の命令を中断して割込みを受け付けるの
で、割込みの応答が高速化できる。

【図面の簡単な説明】

【図１】本発明の実施例の割込み処理装置の内部ブロッ
ク図。

【図２】本発明の実施例の割込み処理装置の内部詳細
図。

【図３】本発明の割込み処理装置を有するマイコンの詳
細な内部ブロック図。

【図４】本発明の割込み処理装置における、割込みの発
生から割込み終了して戻るまでの処理の流れ図。

【図５】割込み処理プログラムと割込まれたプログラム
とをつなぐ割込みハンドラのプログラム例。

【図６】本発明の割込み処理装置を備えたマイコンがロ
ード命令を実行するときの動作を説明するタイミング図
である。

【図７】本発明の割込み処理装置における、割込み要求
信号の入力部の詳細な構成図。

【図８】本発明の割込み処理装置における割込み要求信
号の入力部の詳細な構成図。

【図９】本発明の割込み処理装置における外部割込み信
号の入力部の詳細を示す構成図。

【図１０】割込み入力部の動作を示すタイミング図。

【図１１】割込み処理における戻り先番地の計算方法を
示した図。

【図１２】完了型割込みで、命令バッファの命令数が３
の場合のパイプライン動作タイミング図。

【図１３】完了型割込みで、命令バッファの命令数が２
の場合のパイプライン動作タイミング図。

【図１４】完了型割込みで、命令バッファの命令数が１
の場合のパイプライン動作タイミング図。

【図１５】完了型割込みで、命令バッファの命令数が０
の場合のパイプライン動作タイミング図。

【図１６】第１バイトアボート型割込みで、命令バッフ
ァの命令数が３の場合のパイプライン動作タイミング
図。

【図１７】第１バイトアボート型割込みで、命令バッフ
ァの命令数が２の場合のパイプライン動作タイミング
図。

【図１８】第１バイトアボート型割込みで、命令バッフ
ァの命令数が１の場合のパイプライン動作タイミング
図。

【図１９】第１バイトアボート型割込みで、命令バッフ
ァの命令数が０の場合のパイプライン動作タイミング
図。

【図２０】第２バイトアボート型割込みで、命令バッフ
ァの命令数が３の場合のパイプライン動作タイミング
図。

【図２１】第２バイトアボート型割込みで、命令バッフ
ァの命令数が２の場合のパイプライン動作タイミング
図。

【図２２】第２バイトアボート型割込みで、命令バッフ
ァの命令数が１の場合のパイプライン動作タイミング
図。

【図２３】第２バイトアボート型割込みで、命令バッフ
ァの命令数が０の場合のパイプライン動作タイミング
図。

【図２４】プロセッサステータスレジスタのトレースフ
ラグの状態による、動作の違いを示した図。

【符号の説明】

１ 割込み制御レジスタ ２ 割込み要求手段 ３ 割込み調停手段 ４ グループ番号出力手段 ５ 割込みグループ ８ 端子群

フロントページの続き (56)参考文献 特開 昭62−164154（ＪＰ，Ａ) 特開 昭51−96259（ＪＰ，Ａ) 特開 昭54−50247（ＪＰ，Ａ) 特開 昭61−165167（ＪＰ，Ａ) 特開 昭61−15259（ＪＰ，Ａ) 特開 平１−240958（ＪＰ，Ａ) 特開 平２−311930（ＪＰ，Ａ) 特開 昭61−196336（ＪＰ，Ａ) 特開 昭58−99845（ＪＰ，Ａ) 特開 昭58−97726（ＪＰ，Ａ) 特開 昭57−29127（ＪＰ，Ａ) 特開 昭52−10642（ＪＰ，Ａ) 実開 昭57−20035（ＪＰ，Ｕ) 飯塚、古谷、山口・共著、「マイクロ コンピュータ基礎講座１ マイクロコン ピュータアーキテクチャ」、株式会社オ ーム社・発行（昭和57年２月20日初 版）、ｐｐ．66〜69 飯塚肇・著、「現代計算機方式論［▲ Ｉ▼］−命令セットアーキテクチャ −」、株式会社オーム社・発行（昭和60 年７月30日初版）、ｐｐ．148〜151 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/46 G06F 13/24 G06F 13/362 G06F 13/10 - 13/14

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 複数の要因の割込みを受け付けるＣＰＵ
   と、前記ＣＰＵに対する割込みを制御する割込み処理装
   置とを備えるマイクロコンピュータであって、 前記割込み処理装置は、共通の割込み要求信号線を介し
   て、少なくとも１つの要因による割込み要求をＣＰＵに
   割込み信号として出力することで通知し、 前記割込み処理装置は、複数のグループ割込み制御手段
   を備え、 各グループ割込み制御手段は、 グループ内の割込み要求が発生していることを示す割込
   み要求フラグを保持する割込み制御レジスタと、 割込み要求フラグが立っているとき割込み信号を、共通
   の割込み要求信号線を介してＣＰＵに出力する割込み要
   求手段と、 ＣＰＵからのアクセスに応答してグループに固有のグル
   ープ番号を出力するグループ番号出力手段と、 からなり、 前記ＣＰＵは、前記割込み信号を受け付けると、割込み
   信号を出力したグループ制御手段からグループ番号を読
   み取り、そのグループ内の割込み要因の１つを選択する
   プログラムであって、同一の固定アドレスから始まるプ
   ログラムを起動し、 前記各制御レジスタは、さらにグループに固有の割込み
   レベルを保持し、 各グループ割込み制御手段は、さらに割込み制御レジス
   タに保持された割込みレベルに基づいて、他のグループ
   割込み制御手段との競合を調停する割込み調停手段を有
   し、 前記各グループ番号出力手段は、割込み調停手段の調停
   結果に従ってグループに固有のグループ番号を出力する
   ことを特徴とするマイクロコンピュータ。
2. 【請求項２】 複数の割込み信号を受け付けるＣＰＵ
   と、前記ＣＰＵに対する割込みを制御する割込み処理装
   置とを有するマイクロコンピュータであって、 マスクレベル出力手段と、複数のグループ割込み制御手
   段とを備え、 マスクレベル出力手段は、ＣＰＵの受け付け可能な割込
   みレベルを示すマスクレベルを出力し、 各グループ割込み制御手段は、 グループに固有の割込みレベルと、グループ内の各割込
   み要求が発生していることを示す割込み要求フラグとを
   保持する割込み制御レジスタと、 割込み要求フラグに基づいて、割込み制御レジスタの割
   込みレベルに対応した割込み信号をＣＰＵに出力する割
   込み要求手段と、 割込み制御レジスタに保持された割込みレベルと、マス
   クレベル出力手段から入力されるマスクレベルとに基づ
   いて、他のグループ制御手段との競合を調停して割込み
   信号を出力可能か否か調停結果として出力する割込み調
   停手段と、 調停結果に従って、ＣＰＵからのアクセスに応答してグ
   ループに固有のグループ番号を出力するグループ番号出
   力手段と、 からなり、 前記ＣＰＵは、割込み信号を受け付けると何れのグルー
   プ割込み制御手段からの割込み信号であっても、同一ア
   ドレスから始まるプログラムを起動し、 前記割込み処理装置は、さらに、 マスクレベル出力手段からのマスクレベルを出力する第
   １の端子と、 マイクロコンピュータの内部の割込みグループ制御手段
   の何れか１つにおける割込み調停手段の調停結果を出力
   する第２の端子とを備え、 前記割込みグループ制御手段と同構成をもつ外部のグル
   ープ制御手段を第１、第２の端子を介して接続すること
   を特徴とするマイクロコンピュータ。
3. 【請求項３】 複数の割込み信号を受け付けるＣＰＵ
   と、前記ＣＰＵに対する割込みを制御する割込み処理装
   置とを有するマイクロコンピュータであって、 マスクレベル出力手段と、複数のグループ割込み制御手
   段とを備え、 マスクレベル出力手段は、ＣＰＵの受け付け可能な割込
   みレベルを示すマスクレベルを出力し、 各グループ割込み制御手段は、 グループに固有の割込みレベルと、グループ内の各割込
   み要求が発生していることを示す割込み要求フラグとを
   保持する割込み制御レジスタと、 割込み要求フラグに基づいて、割込み制御レジスタの割
   込みレベルに対応した割込み信号をＣＰＵに出力する割
   込み要求手段と、 割込み制御レジスタに保持された割込みレベルと、マス
   クレベル出力手段から入力されるマスクレベルとに基づ
   いて、他のグループ制御手段との競合を調停して割込み
   信号を出力可能か否か調停結果として出力する割込み調
   停手段と、 調停結果に従って、ＣＰＵからのアクセスに応答してグ
   ループに固有のグループ番号を出力するグループ番号出
   力手段と、 からなり、 前記ＣＰＵは、割込み信号を受け付けると何れのグルー
   プ割込み制御手段からの割込み信号であっても、同一ア
   ドレスから始まるプログラムを起動し、 前記グループ割込み制御手段は、さらに、 割込みが発生したことを示す通知する割込み信号が、規
   定時間以下であれば阻止する雑音除去手段と、 雑音除去手段の出力と割込み信号とが入力され、どちら
   か一方を選択して割込み制御レジスタの割込み要求フラ
   グに出力する選択手段とを備え、選択手段は、ＣＰＵの
   動作クロックが停止していないときは雑音除去手段の出
   力を選択し、ＣＰＵの動作クロックが停止しているとき
   は割込み信号を選択することを特徴とするマイクロコン
   ピュータ。
4. 【請求項４】 複数の割込み信号を受け付けるＣＰＵ
   と、前記ＣＰＵに対する割込みを制御する割込み処理装
   置とを有するマイクロコンピュータであって、 マスクレベル出力手段と、複数のグループ割込み制御手
   段と、割込みハンドラ起動手段とを備え、 マスクレベル出力手段は、ＣＰＵの受け付け可能な割込
   みレベルを示すマスクレベルを出力し、 各グループ割込み制御手段は、 グループに固有の割込みレベルと、グループ内の各割込
   み要求が発生していることを示す割込み要求フラグとを
   保持する割込み制御レジスタと、 割込み要求フラグに基づいて、割込み制御レジスタの割
   込みレベルに対応した割込み信号をＣＰＵに出力する割
   込み要求手段と、 割込み制御レジスタに保持された割込みレベルと、マス
   クレベル出力手段から入力されるマスクレベルとに基づ
   いて、他のグループ制御手段との競合を調停して割込み
   信号を出力可能か否か調停結果として出力する割込み調
   停手段と、 調停結果に従って、ＣＰＵからのアクセスに応答してグ
   ループに固有のグループ番号を出力するグループ番号出
   力手段と、 からなり、 前記ＣＰＵは、割込み信号を受け付けると何れのグルー
   プ割込み制御手段からの割込み信号であっても、同一ア
   ドレスから始まるプログラムを起動し、 前記マイクロコンピュータは、さらに、 割込み受付時点の命令の先読み位置を示すポインタを保
   持するポインタ保持手段と、 割込み受付時点の先読みした命令の量を保持する先読み
   量保持手段と、 割込みプログラムからの復帰に際して、ポインタ保持手
   段の先読み位置と先読み量保持手段の先読み量とに基づ
   いて復帰先のアドレス計算するマイクロプログラムを起
   動するアドレス計算起動手段と、 を備えたことを特徴とするマイクロコンピュータ。
5. 【請求項５】 前記割込み処理手段は、さらに、 命令実行の終了と命令の解読位置とを示す実行状態保持
   手段と、 命令実行中のクロック毎に割込みの受け付け可能状態を
   示す割込み許可手段とを備え、 前記状態表示手段が命令の終了を示していないときで
   も、前記割込み許可手段が割込みを許可した時点で割込
   みを受け付けることを特徴とした請求項４記載のマイク
   ロコンピュータ。
6. 【請求項６】 前記割込み処理手段は、さらに、 １命令ずつ実行することを示すシングルステップフラグ
   を保持するシングルステップ保持手段と、 シングルステップフラグが立っているときに、１命令実
   行毎に割込み要求を出力するシングルステップ割込み要
   求手段とを備え、 前記シングルステップフラグ割込み要求がある場合は、
   命令の実行途中で割込みを受け付けないことを特徴とす
   る請求項第５記載のマイクロコンピュータ。