JP6481427B2 - 演算処理装置,情報処理装置,及び情報処理装置の制御方法 - Google Patents
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Description
はじめに、図1〜図3(a)及び(b)を参照しながら、一実施形態の対比例について説明する。図19に示すルータ部220は、例えば図1に示す一元管理方式の調停回路220Aをそなえることができる。以下、CPU200又は図示しない他の装置等のパケットの送信元をソース200又はソースA〜D(図1参照)といい、コア部240(又はキャッシュ部230)等のパケットの送信先をターゲット240という場合がある。図1に示すルータ部220は、1つの調停回路220A(調停器)をそなえ、複数のソースA〜Dからパケットを受け取り、受け取ったパケットを調停回路220Aにて調停して一つのターゲット240に転送する回路である。
〔2−1〕情報処理装置について
そこで、一実施形態に係る情報処理装置では、各演算処理装置は、直列に接続される複数の選択回路をそなえることができる。この複数の選択回路のうちの一以上の選択回路では、以下の処理を行なうことにより、回路規模の増大を抑制しつつ、各ソースのバス(帯域)使用率を適切、例えば公平に調整することができる。
次に、一実施形態に係るルータ部22の構成例を説明する。以下、図9に例示するように、ルータ部22が直列に接続された3段の調停回路(選択回路)3(調停回路A〜C)をそなえ、調停回路Cがターゲット24に接続されるものとする。
3C2=3bit(図12(a)参照)
3×2+2C2=7bit(図12(b)参照)
5×2+2C2=11bit(図12(c)参照)
次に、上述の如く構成されたCPU2におけるルータ部22の動作例を、図16及び図17を参照して説明する。
7C2=21bit(図18参照)
1段目の調停回路A:3C2=3bit(図12(a)参照)。
2段目の調停回路B:3×2+2C2=7bit(図12(b)参照)。
3段目の調停回路C:5×2+2C2=11bit(図12(c)参照)。
以上、本発明の好ましい実施形態について詳述したが、本発明は、かかる特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
以上の実施形態に関し、更に以下の付記を開示する。
直列に接続される複数の選択回路を有し、
前記複数の選択回路のうちの少なくとも一つの選択回路は、
送信元又は前段の選択回路に接続され、前記送信元又は前記前段の選択回路からデータと前記データの送信元の識別情報とを入力される入力部を複数有するとともに、
データ及び識別情報が各々入力されている二以上の入力部から、前記二以上の識別情報と、自選択回路よりも上流の選択回路及び前記自選択回路に接続された複数の送信元の各々の優先度を表す優先度情報とに基づいて、第1の入力部を選択する選択部と、
前記優先度情報のうち、前記第1の入力部に入力されている第1の識別情報が示す第1の送信元に関する優先度を更新する更新部と、
前記第1の入力部から入力されるデータ及び前記第1の識別情報を転送先に転送する転送部と、を有することを特徴とする、演算処理装置。
前記優先度情報には、前記上流の選択回路に接続された送信元、及び、前記自選択回路に接続された送信元を含む複数の送信元の一以上の組み合わせごとに、前記選択部により選択される送信元を示す情報が設定されることを特徴とする、付記1記載の演算処理装置。
前記一以上の組み合わせには、前記上流の選択回路に接続された一つの送信元と前記自選択回路に接続された一以上の送信元との組み合わせと、前記自選択回路に接続された二以上の送信元の組み合わせと、が含まれることを特徴とする、付記2記載の演算処理装置。
前記選択部は、前記二以上の識別情報が示す二以上の送信元の一以上の組み合わせについて、当該一以上の組み合わせに対応する前記優先度情報内の一以上の情報に基づいて前記第1の送信元を選択し、選択した前記第1の送信元からのデータが入力されている前記第1の入力部を選択することを特徴とする、付記2又は付記3記載の演算処理装置。
前記更新部は、前記第1の送信元に対応する前記優先度情報内の一以上の情報を、当該情報が表す組み合わせの中で前記選択部により前記第1の送信元とは異なる他の送信元が選択されるように更新することを特徴とする、付記4記載の演算処理装置。
複数の演算処理装置を有し、
前記複数の演算処理装置のうちの少なくとも一つの演算処理装置は、直列に接続される複数の選択回路を有し、前記複数の選択回路を介して他の演算処理装置からデータを受信し、
前記複数の選択回路のうちの少なくとも一つの選択回路は、
前記他の演算処理装置又は前段の選択回路に接続され、前記他の演算処理装置又は前記前段の選択回路からデータと前記データの送信元の識別情報とを入力される入力部を複数有するとともに、
データ及び識別情報が各々入力されている二以上の入力部から、前記二以上の識別情報と、自選択回路よりも上流の選択回路及び前記自選択回路に接続された複数の送信元の各々の優先度を表す優先度情報とに基づいて、第1の入力部を選択する選択部と、
前記優先度情報のうち、前記第1の入力部に入力されている第1の識別情報が示す第1の送信元に関する優先度を更新する更新部と、
前記第1の入力部から入力されるデータ及び前記第1の識別情報を転送先に転送する転送部と、を有することを特徴とする、情報処理装置。
前記優先度情報には、前記上流の選択回路に接続された他の演算処理装置、及び、前記自選択回路に接続された他の演算処理装置を含む複数の送信元の一以上の組み合わせごとに、前記選択部により選択される送信元を示す情報が設定されることを特徴とする、付記6記載の情報処理装置。
前記一以上の組み合わせには、前記上流の選択回路に接続された一つの他の演算処理装置と前記自選択回路に接続された一以上の他の演算処理装置との組み合わせと、前記自選択回路に接続された二以上の他の演算処理装置の組み合わせと、が含まれることを特徴とする、付記7記載の情報処理装置。
前記選択部は、前記二以上の識別情報が示す二以上の送信元の一以上の組み合わせについて、当該一以上の組み合わせに対応する前記優先度情報内の一以上の情報に基づいて前記第1の送信元を選択し、選択した前記第1の送信元からのデータが入力されている前記第1の入力部を選択することを特徴とする、付記7又は付記8記載の情報処理装置。
前記更新部は、前記第1の送信元に対応する前記優先度情報内の一以上の情報を、当該情報が表す組み合わせの中で前記選択部により前記第1の送信元とは異なる他の送信元が選択されるように更新することを特徴とする、付記9記載の情報処理装置。
複数の演算処理装置を有する情報処理装置の制御方法であって、
前記複数の演算処理装置のうちの少なくとも一つの演算処理装置が、直列に接続される複数の選択回路を介して他の演算処理装置からデータを受信し、
前記複数の選択回路のうちの少なくとも一つの選択回路において、
複数の入力部のうちの前記他の演算処理装置又は前段の選択回路からデータと前記データの送信元の識別情報とを入力されている二以上の入力部から、前記二以上の識別情報と、自選択回路よりも上流の選択回路及び前記自選択回路に接続された複数の送信元の各々の優先度を表す優先度情報とに基づいて、選択部が第1の入力部を選択し、
前記優先度情報のうち、前記第1の入力部に入力されている第1の識別情報が示す第1の送信元に関する優先度を更新部が更新し、
前記第1の入力部から入力されるデータ及び前記第1の識別情報を転送部が転送先に転送することを特徴とする、情報処理装置の制御方法。
前記優先度情報には、前記上流の選択回路に接続された他の演算処理装置、及び、前記自選択回路に接続された他の演算処理装置を含む複数の送信元の一以上の組み合わせごとに、前記選択部により選択される送信元を示す情報が設定されることを特徴とする、付記11記載の制御方法。
前記一以上の組み合わせには、前記上流の選択回路に接続された一つの他の演算処理装置と前記自選択回路に接続された一以上の他の演算処理装置との組み合わせと、前記自選択回路に接続された二以上の他の演算処理装置の組み合わせと、が含まれることを特徴とする、付記12記載の制御方法。
前記少なくとも一つの選択回路において、
前記選択部が、前記二以上の識別情報が示す二以上の送信元の一以上の組み合わせについて、当該一以上の組み合わせに対応する前記優先度情報内の一以上の情報に基づいて前記第1の送信元を選択し、選択した前記第1の送信元からのデータが入力されている前記第1の入力部を選択することを特徴とする、付記12又は付記13記載の制御方法。
前記少なくとも一つの選択回路において、
前記更新部が、前記第1の送信元に対応する前記優先度情報内の一以上の情報を、当該情報が表す組み合わせの中で前記選択部により前記第1の送信元とは異なる他の送信元が選択されるように更新することを特徴とする、付記14記載の制御方法。
1a コントローラ
1b メモリ
1c 記憶部
1d インタフェース部
1e 入出力部
2 CPU(ソース,演算処理装置)
21 受信部
22 ルータ部
23 キャッシュ部
24 コア部(ターゲット)
3 調停回路(選択回路)
31 資源管理部
32 データバッファ
32a バッファ
33 入力ポート(入力部)
34 調停器
34a デコード部
34b 選択部
34c LRUレジスタ
35 セレクタ
35a 転送部
Claims (6)
- 直列に接続される複数の選択回路を有し、
前記複数の選択回路のうちの少なくとも一つの選択回路は、
送信元又は前段の選択回路に接続され、前記送信元又は前記前段の選択回路からデータと前記データの送信元の識別情報とを入力される入力部を複数有するとともに、
データ及び識別情報が各々入力されている二以上の入力部から、二以上の前記識別情報と、自選択回路よりも上流の選択回路及び前記自選択回路に接続された複数の送信元の各々の優先度を表す優先度情報とに基づいて、第1の入力部を選択する選択部と、
前記優先度情報のうち、前記第1の入力部に入力されている第1の識別情報が示す第1の送信元に関する優先度を更新する更新部と、
前記第1の入力部から入力されるデータ及び前記第1の識別情報を転送先に転送する転送部と、を有し、
前記優先度情報には、前記上流の選択回路に接続された送信元、及び、前記自選択回路に接続された送信元を含む複数の送信元の一以上の組み合わせごとに、前記選択部により選択される送信元を示す情報が設定されることを特徴とする、演算処理装置。 - 前記一以上の組み合わせには、前記上流の選択回路に接続された一つの送信元と前記自選択回路に接続された一以上の送信元との組み合わせと、前記自選択回路に接続された二以上の送信元の組み合わせと、が含まれることを特徴とする、請求項1記載の演算処理装置。
- 前記選択部は、前記二以上の識別情報が示す二以上の送信元の一以上の組み合わせについて、当該一以上の組み合わせに対応する前記優先度情報内の一以上の情報に基づいて前記第1の送信元を選択し、選択した前記第1の送信元からのデータが入力されている前記第1の入力部を選択することを特徴とする、請求項1又は請求項2記載の演算処理装置。
- 前記更新部は、前記第1の送信元に対応する前記優先度情報内の一以上の情報を、当該情報が表す組み合わせの中で前記選択部により前記第1の送信元とは異なる他の送信元が選択されるように更新することを特徴とする、請求項3記載の演算処理装置。
- 複数の演算処理装置を有し、
前記複数の演算処理装置のうちの少なくとも一つの演算処理装置は、直列に接続される複数の選択回路を有し、前記複数の選択回路を介して他の演算処理装置からデータを受信し、
前記複数の選択回路のうちの少なくとも一つの選択回路は、
前記他の演算処理装置又は前段の選択回路に接続され、前記他の演算処理装置又は前記前段の選択回路からデータと前記データの送信元の識別情報とを入力される入力部を複数有するとともに、
データ及び識別情報が各々入力されている二以上の入力部から、二以上の前記識別情報と、自選択回路よりも上流の選択回路及び前記自選択回路に接続された複数の送信元の各々の優先度を表す優先度情報とに基づいて、第1の入力部を選択する選択部と、
前記優先度情報のうち、前記第1の入力部に入力されている第1の識別情報が示す第1の送信元に関する優先度を更新する更新部と、
前記第1の入力部から入力されるデータ及び前記第1の識別情報を転送先に転送する転送部と、を有し、
前記優先度情報には、前記上流の選択回路に接続された送信元、及び、前記自選択回路に接続された送信元を含む複数の送信元の一以上の組み合わせごとに、前記選択部により選択される送信元を示す情報が設定されることを特徴とする、情報処理装置。 - 複数の演算処理装置を有する情報処理装置の制御方法であって、
前記複数の演算処理装置のうちの少なくとも一つの演算処理装置が、直列に接続される複数の選択回路を介して他の演算処理装置からデータを受信し、
前記複数の選択回路のうちの少なくとも一つの選択回路において、
複数の入力部のうちの前記他の演算処理装置又は前段の選択回路からデータと前記データの送信元の識別情報とを入力されている二以上の入力部から、二以上の前記識別情報と、自選択回路よりも上流の選択回路及び前記自選択回路に接続された複数の送信元の各々の優先度を表す優先度情報とに基づいて、選択部が第1の入力部を選択し、
前記優先度情報のうち、前記第1の入力部に入力されている第1の識別情報が示す第1の送信元に関する優先度を更新部が更新し、
前記第1の入力部から入力されるデータ及び前記第1の識別情報を転送部が転送先に転送し、
前記優先度情報には、前記上流の選択回路に接続された送信元、及び、前記自選択回路に接続された送信元を含む複数の送信元の一以上の組み合わせごとに、前記選択部により選択される送信元を示す情報が設定されることを特徴とする、情報処理装置の制御方法。
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