JP5814298B2 - ルータ - Google Patents
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第1実施形態に係るルータについて説明する。本実施形態では一例として、メニーコアプロセッサ(many core processor)に使用されるルータについて説明する。
まず、本実施形態に係るメニーコアプロセッサの構成について、図1を用いて説明する。図1はメニーコアプロセッサのブロック図である。
次に、ルータ11の構成について図4を用いて説明する。図4は、本実施形態に係るルータ11のブロック図である。図4において、太線で示した矢印はフリットまたはフリットと同じビット幅の信号を示し、細線で示した矢印はそれ以外の制御信号等を示している。
次に、上記構成のルータ11の動作につき、図5を用いて説明する。図5は、本実施形態に係るルータ11の動作を示すフローチャートである。
(1) 当該フリットの宛先となり得る全てのルータにおいて、バーチャルチャネル30が獲得可能なこと(バーチャルチャネル30に空きがあること)、
(2) 当該ルータに到着したフリットが1つだけであること、及び、
(3) 当該ルータには、他のフリットが存在しないこと(直前のサイクルでフリットがスイッチ33を使用していないこと)。
次に、上記ルータ11の動作を、図8乃至図10を用いてより具体的に説明する。図8乃至図10はルータ11のブロック図であり、一例として入力ポートIN及び出力ポートOUTがそれぞれ4つの場合について示している。入力ポートIN1〜IN4には、バーチャルチャネル30−1〜30−4及び選択回路31−1〜31−4が対応付けられ、出力ポートOUT1〜OUT4には選択回路41−1〜41−4及びパイプラインレジスタ35−1〜35−4が対応付けられている。図8乃至図10において破線で示した矢印は、非活性の制御信号あるいは非選択の信号経路を表す。
上記のように、本実施形態に係るルータであると、その動作速度を向上出来る。本効果につき、以下詳細に説明する。
マルチメディア機器の高性能化に伴い、一般的に使用されているマルチコアプロセッサよりもプロセッサコア数を増やしたメニーコアプロセッサの実用化が期待されている。このように多くのプロセッサコアを備えたプロセッサでは、プロセッサコア間での信号の送受信は、従来のオンチップバスでは無く、NoCを用いて行うことが望ましい。そしてNoCでは、データはパケット化され、複数のルータを介して宛先ルータまで転送される。
本実施形態に係る構成であると、図13の予測ルータのような予測動作を必要とすることなく、マルチキャストが可能な状況であれば1サイクルで処理を完了させることが出来る。
図14及び図15は、本実施形態に係るルータと、図11に示すルータ(Conventional Router)、図12に示すルータ(VSA Router)、及び図13に示すルータ(Prediction Router(LPM), (FCM))とを比較したシミュレーション結果である。図14は、Conventional Routerを1とした時の各ルータのレイテンシを示し、図15はConventional Routerを1とした時の各ルータの動作高速化の度合いを示すグラフである。なお、図14及び図15のシミュレーションは、図16に示す条件で行った。
・1 flit: 17%
・2 flits: 2%
・3 flits: 0%
・4 flits: 0%
・5 flits: 0%
・6 flits: 0%
・7 flits: 0%
このように、81%の確率でルータにはフリットが存在せず、1つのフリットが存在する確率は17%である。つまり、少なくとも8割の確率で、本実施形態で説明したマルチキャストが可能であることが分かる。従って、本実施形態を適用することで、レイテンシの大幅な短縮が可能となる。
次に、第2実施形態に係るルータについて説明する。本実施形態は、上記第1実施形態において、一部の出力ポートに対してのみマルチキャストする方法に関する。以下では、第1実施形態と異なる点についてのみ説明する。
図1において、例えばルータ11−6は四方を別のルータ11−2、11−5、11−7、及び11−10に取り囲まれている。しかしながら、この4つのルータ11−2、11−5、11−7、及び11−10と必ずしも常に通信可能なわけではなく、限られたルータとしか通信しないことが一般的である。このようなルールは、デッドロックの発生を防止する目的で、例えばプロセッサ設計時に予め定められている。
図19の具体例を、図20を用いて説明する。図20はルータ11−6のブロック図であり、入力ポートIN1〜IN4がそれぞれ、Northルータ11−2、Southルータ11−10、Westルータ11−5、及びEastルータ11−7に接続されている。また、出力ポートOUT1〜OUT4がそれぞれ、Northルータ11−2、Southルータ11−10、Westルータ11−5、及びEastルータ11−7に接続されている。そして、Westルータ11−5からフリットが入力ポートIN3に入力されたと仮定する。なお図20では、プロセッサコア10−6のコア部20、L2キャッシュ21、及びメモリコントローラ22に関する入出力ポートについては省略している。
本実施形態の別の具体例について説明する。図17の例は、ルータ11間におけるフリット送受信のルールに関するものであった。しかし、ルータ11と、当該ルータ11に対応するプロセッサコア10のコア部20、L2キャッシュ21、及びメモリコントローラ22との間の送受信に関しても、フリットの種類毎にルールが定められている場合がある。本例は、そのような場合に関するものである。
本実施形態によれば、フリットの宛先が送信元ルータに依存して限定されることに着目して、スイッチ33によるフリットの送信先を制限している。送信先が限定されることで、バーチャルチャネル30を予め確保しておくべきルータの数も限定される。従って、マルチキャスト可能な機会を、第1実施形態よりも増大出来る。よって、ルータの動作をより高速化出来る。また、第1実施形態に比べて無駄な送信を削減し、消費電力を低減出来る。
次に、第3実施形態に係るルータについて説明する。本実施形態は、上記第1、第2実施形態におけるマルチキャストの条件を緩和したものである。以下では、第1、第2実施形態と異なる点についてのみ説明する。
上記第1、第2実施形態では、ルータに到着したフリットは1つだけであること、がマルチキャスト可能な条件の1つであった。本実施形態は、この条件を緩和する。図23は、本実施形態に係るマルチキャストユニット36によるマルチキャスト可能か否かの判断処理を示すフローチャートであり、あるルータ11に複数のフリットが同時に到着した際の処理を示す。
本実施形態の具体例について、図17、図21、及び図24を用いて説明する。図24は、一例としてルータ11−6のブロック図である。
上記のように本実施形態によれば、複数のフリットが同時にルータに到着した場合であってもマルチキャストが可能となる。従って、第1、第2実施形態よりも更にマルチキャスト出来る機会を増大させ、プロセッサの動作をより高速化出来る。
以上のように、上記実施形態に係るルータは、複数の入力ポート(IN1-INn in FIG4)と、スイッチ(33 in FIG4)と、複数のレジスタ(35 in FIG4)と、制御部(32, 36-39 in FIG4)とを備える。入力ポート(IN1-INn in FIG4)は、入力信号を受信する。スイッチ(33 in FIG4)は、入力ポートINで受信された入力信号をマルチキャスト可能である。レジスタ(35 in FIG4)は、スイッチ33で送信された入力信号を一時的に保持し、外部へ出力する。制御部(32, 36-39 in FIG4)は、スイッチ33に対して入力信号をマルチキャストで送信させると共に、マルチキャストによる送信のうち、正しい宛先への送信を有効とし、誤った宛先への送信を無効とする(S12-S14 in FIG5)。
本構成により、ルータのレイテンシを短縮し、ルータの動作速度を向上出来る。
Claims (13)
- 入力信号を受信する複数の入力ポートと、
前記入力ポートで受信された前記入力信号をマルチキャスト可能なスイッチと、
前記スイッチで送信された前記入力信号を一時的に保持し、外部へ出力する複数のレジスタと、
前記スイッチに対して前記入力信号をマルチキャストで送信させると共に、前記マルチキャストによる送信のうち、正しい宛先への送信を有効とし、誤った宛先への送信を無効とする制御部と、を備え、
前記スイッチは、クロスバースイッチである
ことを特徴とするルータ。 - 前記制御部は、前記スイッチによる前記入力信号のマルチキャスト送信と並行して、前記入力信号の正しい宛先を検出する
ことを特徴とする請求項1記載のルータ。 - 前記複数のレジスタに対応付けられた複数の選択回路を更に備え、
前記選択回路の各々は、前記スイッチによってマルチキャストされた前記入力信号を受信すると共に、前記制御部の制御に基づいて、前記正しい宛先に対応する前記レジスタに前記入力信号を出力し、その他の前記レジスタには無効な信号を出力する
ことを特徴とする請求項1または2記載のルータ。 - 前記制御部は、前記入力信号につき可能性のある宛先における入力バッファの空き状況を監視すると共に、前記マルチキャストされた前記入力信号が前記レジスタから外部に出力される前に、前記可能性のある宛先における入力バッファを獲得する
ことを特徴とする請求項1乃至3いずれか1項記載のルータ。 - 前記制御部は、前記可能性のある宛先の全てにおいて入力バッファの空きがある場合に、前記入力信号をマルチキャストで送信する
ことを特徴とする請求項4記載のルータ。 - 前記入力信号は、複数のフリットの集合であるパケットであり、
前記パケットは、クロックに同期して前記フリット単位でパイプライン処理される
ことを特徴とする請求項1乃至5いずれか1項記載のルータ。 - 前記制御部は、いずれの入力ポートで前記入力信号を受信したかに応じて、前記マルチキャストの宛先を決定する
ことを特徴とする請求項1乃至6いずれか1項記載のルータ。 - 前記制御部は、前記入力信号の種類に応じて、前記マルチキャストの宛先を決定する
ことを特徴とする請求項1乃至7いずれか1項記載のルータ。 - 前記制御部は、いずれか1つの入力ポートでのみ前記入力信号が受信された場合に、前記入力信号をマルチキャストで送信する
ことを特徴とする請求項1乃至8いずれか1項記載のルータ。 - 前記制御部は、複数の前記入力ポートで同時に前記入力信号を受信した場合、該複数の入力信号につき可能性のある宛先が重複するか否かを判断し、
重複しないと判断した場合に、前記スイッチに対して該複数の入力信号を同時にマルチキャストで送信させる
ことを特徴とする請求項1乃至8いずれか1項記載のルータ。 - 前記制御部は、複数の前記入力ポートで同時に前記入力信号を受信し、且つ前記入力信号の宛先が重複する場合、前記入力ポート毎の優先度に応じてマルチキャストする
ことを特徴とする請求項1乃至8いずれか1項記載のルータ。 - 前記制御部は、複数の前記入力ポートで同時に前記入力信号を受信し、且つ前記入力信号の宛先が重複する場合、前記入力信号の種類毎の優先度に応じてマルチキャストする
ことを特徴とする請求項1乃至8いずれか1項記載のルータ。 - 前記ルータは、複数のプロセッサコアを備えたメニーコアプロセッサにおいて、前記複数のプロセッサコア間での信号の送受信を制御する
ことを特徴とする請求項1乃至12いずれか1項記載のルータ。
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