JPH01162967A - 割込み処理方法及び装置 - Google Patents
割込み処理方法及び装置Info
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- JPH01162967A JPH01162967A JP62321905A JP32190587A JPH01162967A JP H01162967 A JPH01162967 A JP H01162967A JP 62321905 A JP62321905 A JP 62321905A JP 32190587 A JP32190587 A JP 32190587A JP H01162967 A JPH01162967 A JP H01162967A
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- 238000000034 method Methods 0.000 title description 3
- 230000002093 peripheral effect Effects 0.000 claims abstract description 48
- 238000003672 processing method Methods 0.000 claims description 7
- 230000005856 abnormality Effects 0.000 claims description 5
- 230000000644 propagated effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
デイジ・チェーンを用いた割込み処理に関し、割込み要
求信号が中央処理装置へ誤って送出された場合には、中
央処理装置を応答待ち状態から速やかに復帰させて無駄
な処理時間を削減させることを目的とし、 中央処理装置と複数の周辺装置を備え、各該周辺装置か
らの割込み要求信号を共通の信号線を介して該中央処理
装置へ伝達し、該中央処理装置からの割込み受付信号を
デイジ・チェーンにより前記各周辺装置へ順次伝搬させ
る様に構成されたシステムに於いて、少なくとも１つの
前記周辺装置内にデイジ・チェーン終了の指示情報を記
憶する手段を設け、該指示情報がセットされている周辺
装置は、前記割込み受付信号を受け取ったときに自装置
が割込み要求を出していない場合には前記中央処理装置
に対して通知することで前記中央処理装置を応答待ち状
態から復帰させる様に構成する。
求信号が中央処理装置へ誤って送出された場合には、中
央処理装置を応答待ち状態から速やかに復帰させて無駄
な処理時間を削減させることを目的とし、 中央処理装置と複数の周辺装置を備え、各該周辺装置か
らの割込み要求信号を共通の信号線を介して該中央処理
装置へ伝達し、該中央処理装置からの割込み受付信号を
デイジ・チェーンにより前記各周辺装置へ順次伝搬させ
る様に構成されたシステムに於いて、少なくとも１つの
前記周辺装置内にデイジ・チェーン終了の指示情報を記
憶する手段を設け、該指示情報がセットされている周辺
装置は、前記割込み受付信号を受け取ったときに自装置
が割込み要求を出していない場合には前記中央処理装置
に対して通知することで前記中央処理装置を応答待ち状
態から復帰させる様に構成する。
本発明は、複数の周辺装置を縦続接続し、中央処理装置
からの割込み受付信号をデイジ・チェーンにより割込み
要求を出した周辺装置迄次々に伝搬していく割込み処理
方法及びそれを実施する為の割込み処理装置に関する。
からの割込み受付信号をデイジ・チェーンにより割込み
要求を出した周辺装置迄次々に伝搬していく割込み処理
方法及びそれを実施する為の割込み処理装置に関する。
第７図はデイジ・チェーンを採用した従来例の構成図で
ある。図中、ＣＰＵは中央処理装置、Ｕ１〜Ｕｎは周辺
装置、ＤＢはデータバス、ＩＲＲは割込み要求信号、Ｄ
ｉｎは割込み受付信号、Ｄｏｕｔは後段へ出力される割
込み受付信号、Ｃ１゛〜Ｃ７° は制御部である。
ある。図中、ＣＰＵは中央処理装置、Ｕ１〜Ｕｎは周辺
装置、ＤＢはデータバス、ＩＲＲは割込み要求信号、Ｄ
ｉｎは割込み受付信号、Ｄｏｕｔは後段へ出力される割
込み受付信号、Ｃ１゛〜Ｃ７° は制御部である。
第７図に於いて、各周辺装置Ｕ１〜Ｕｎからの割込み要
求信号ＩＲＲは共通の信号線を介して中央処理装置ＣＰ
Ｕへ送出される。例えば、周辺装置Ｕｎが割込み要求信
号ＩＲＲを送出したとする。
求信号ＩＲＲは共通の信号線を介して中央処理装置ＣＰ
Ｕへ送出される。例えば、周辺装置Ｕｎが割込み要求信
号ＩＲＲを送出したとする。
中央処理装置ＣＰＵは割込み要求信号ＩＲＲを受信し、
割込み処理が可能になると割込み受付信号Ｄｉｎを送出
する。これを最初に受け取った周辺装置Ｕ１の制御部Ｃ
Ｉ’は、自装置が割込み要求を出していないので、割込
み受付信号Ｄｏｕｔを後段の周辺装置Ｕ２への割込み受
付信号Ｄｉｎとして送出する。この様にして割込み受付
信号が次々と伝搬され割込み要求信号ＩＲＲを送出した
周辺装置Ｕｎまで伝達されると制御部Ｃ７°はデータバ
スを介してベクタアドレスを中央処理装置へ送出して自
装置に対する割込み処理ルーチンを起動させる。
割込み処理が可能になると割込み受付信号Ｄｉｎを送出
する。これを最初に受け取った周辺装置Ｕ１の制御部Ｃ
Ｉ’は、自装置が割込み要求を出していないので、割込
み受付信号Ｄｏｕｔを後段の周辺装置Ｕ２への割込み受
付信号Ｄｉｎとして送出する。この様にして割込み受付
信号が次々と伝搬され割込み要求信号ＩＲＲを送出した
周辺装置Ｕｎまで伝達されると制御部Ｃ７°はデータバ
スを介してベクタアドレスを中央処理装置へ送出して自
装置に対する割込み処理ルーチンを起動させる。
第７図に於いて、割込み要求信号ＩＲＲを伝達する信号
線にノイズがのり、これが割込み要求信号ＩＲＲとして
中央処理装置ＣＰＵで認識されてしまうことがある。こ
の場合、中央処理装置ＣＰＵは、割込み受付信号を送出
するが、いずれの周辺装置Ｕ１〜Ｕｎからも応答が無い
ために中央処理装置ＣＰＵは応答待ちの状態を継続し、
無駄な時間を費やすことになってしまう。
線にノイズがのり、これが割込み要求信号ＩＲＲとして
中央処理装置ＣＰＵで認識されてしまうことがある。こ
の場合、中央処理装置ＣＰＵは、割込み受付信号を送出
するが、いずれの周辺装置Ｕ１〜Ｕｎからも応答が無い
ために中央処理装置ＣＰＵは応答待ちの状態を継続し、
無駄な時間を費やすことになってしまう。
この様な問題を解決する為に、タイマを設けて応答待ち
状態が所定の時間以上継続した場合には、タイムアウト
として待機状態から強制的に復旧させることも考えられ
るが、タイムアウトするまでの時間を十分にとらないと
通常の動作のときに支障をきたす恐れがあるので、タイ
マの設定時間をある程度長くする必要があり無駄な待機
時間の発生は免れない。
状態が所定の時間以上継続した場合には、タイムアウト
として待機状態から強制的に復旧させることも考えられ
るが、タイムアウトするまでの時間を十分にとらないと
通常の動作のときに支障をきたす恐れがあるので、タイ
マの設定時間をある程度長くする必要があり無駄な待機
時間の発生は免れない。
本発明は上記の問題点に鑑みてなされたものであり、誤
って割込み要求信号ＩＲＲが伝達された場合に、中央処
理装置ＣＰＵが応答待ちの状態から速やかに復旧できる
様にして無駄な待ち時間を削減することを目的とするも
のである。
って割込み要求信号ＩＲＲが伝達された場合に、中央処
理装置ＣＰＵが応答待ちの状態から速やかに復旧できる
様にして無駄な待ち時間を削減することを目的とするも
のである。
上記問題点は、中央処理装置（ＣＰＵ）と複数の周辺装
置（Ｕｌ−Ｕｎ）を備え、各該周辺装置（Ｕｌ〜Ｕｎ）
からの割込み要求信号（ＩＲＲ）を共通の信号線を介し
て該中央処理装置（ＣＰＵ）へ伝達し、該中央処理装置
（ＣＰＵ）からの割込み受付信号（Ｄｉｎ）をデイジ・
チェーンにより前記各周辺装置へ順次伝搬させる様に構
成されたシステムに於いて、少なくとも１つの前記周辺
装置（υ１− Ｕ ｎ ）内にデイジ・チェーン終了の
指示情報を記憶する手段（Ｒ，−Ｒ，）を設け、該指示
情報がセットされている周辺装置（Ｕ１〜Ｕｎ）は、前
記割込み受付信号（Ｄｉｎ）を受け取ったときに自装置
が割込み要求（ＩＲＲ）を出していない場合には前記中
央処理装置（ＣＰＵ）に対して通知（Ｄｅｎｄ）するこ
とで前記中央処理装置を応答待ち状態から復帰させるす
ることを特徴とする割込み処理方法及び、 割込み要求信号（ＩＲＲ）を出力する手段と、他の装置
とデイジ・チェーンを構成する為の人。
置（Ｕｌ−Ｕｎ）を備え、各該周辺装置（Ｕｌ〜Ｕｎ）
からの割込み要求信号（ＩＲＲ）を共通の信号線を介し
て該中央処理装置（ＣＰＵ）へ伝達し、該中央処理装置
（ＣＰＵ）からの割込み受付信号（Ｄｉｎ）をデイジ・
チェーンにより前記各周辺装置へ順次伝搬させる様に構
成されたシステムに於いて、少なくとも１つの前記周辺
装置（υ１− Ｕ ｎ ）内にデイジ・チェーン終了の
指示情報を記憶する手段（Ｒ，−Ｒ，）を設け、該指示
情報がセットされている周辺装置（Ｕ１〜Ｕｎ）は、前
記割込み受付信号（Ｄｉｎ）を受け取ったときに自装置
が割込み要求（ＩＲＲ）を出していない場合には前記中
央処理装置（ＣＰＵ）に対して通知（Ｄｅｎｄ）するこ
とで前記中央処理装置を応答待ち状態から復帰させるす
ることを特徴とする割込み処理方法及び、 割込み要求信号（ＩＲＲ）を出力する手段と、他の装置
とデイジ・チェーンを構成する為の人。
出力端子（Ｄｉｎ、Ｄｏｕｔ）と、デイジ・チェーン終
了の指示情報を記憶する手段（Ｒ５）と、該指示情報が
セットされた状態で、中央処理装置（ＣＰＵ）から割込
み受付信号（Ｄｉｎ）を受信し、且つ自装置が割込み要
求（ＩＲＲ，）を出していないときには、中央処理装置
へ対して異常を通知する制御手段（ＣＩ）とを具備する
ことを特徴とする割込み処理装置（ＩＲＣ）によって達
成される。
了の指示情報を記憶する手段（Ｒ５）と、該指示情報が
セットされた状態で、中央処理装置（ＣＰＵ）から割込
み受付信号（Ｄｉｎ）を受信し、且つ自装置が割込み要
求（ＩＲＲ，）を出していないときには、中央処理装置
へ対して異常を通知する制御手段（ＣＩ）とを具備する
ことを特徴とする割込み処理装置（ＩＲＣ）によって達
成される。
即ち、本発明では第１図の如く周辺装置内にデイジ・チ
ェーン終了の指示情報を記憶するレジスタＲ１を設け、
これがセットされ且つ自装置が割込み要求をしていない
状態で、割込み受付信号Ｄｉｎを受け取ったときには速
やかに終了通知信号Ｄｅｎｄを中央処理装置ＣＰＵ送出
することで、中央処理装置ＣＰＵを応答待ち状態から復
旧させて無駄な待機時間の削減を図る。
ェーン終了の指示情報を記憶するレジスタＲ１を設け、
これがセットされ且つ自装置が割込み要求をしていない
状態で、割込み受付信号Ｄｉｎを受け取ったときには速
やかに終了通知信号Ｄｅｎｄを中央処理装置ＣＰＵ送出
することで、中央処理装置ＣＰＵを応答待ち状態から復
旧させて無駄な待機時間の削減を図る。
以下、図を参照して本発明の割込み処理方法及び装置を
詳細に説明する。第１図は本発明の原理構成図である。
詳細に説明する。第１図は本発明の原理構成図である。
図中、Ｒ，−Ｒ，１はレジスタ、Ｃ１〜Ｃ７は制御部、
ＳＥＴは終了指示情報、 ＩＲＲ＋〜ＩＲＲ，は各周
辺装置内で発生する割込み要求、Ｄｅｎｄは終了通知信
号である。尚、第７図と同一部位は同一符号で示しであ
る。正常時のデイジ・チェーンを用いた割込み処理は第
７図の従来例と同じであるので、ここではノイズ等によ
り擬似的割込み要求が発生した場合の動作を説明する。
ＳＥＴは終了指示情報、 ＩＲＲ＋〜ＩＲＲ，は各周
辺装置内で発生する割込み要求、Ｄｅｎｄは終了通知信
号である。尚、第７図と同一部位は同一符号で示しであ
る。正常時のデイジ・チェーンを用いた割込み処理は第
７図の従来例と同じであるので、ここではノイズ等によ
り擬似的割込み要求が発生した場合の動作を説明する。
レジスタＲ，〜Ｒ７は、１ビツトのレジスタであり、一
種のフラグである終了指示情報を記憶する。終了指示情
報は、中央処理装置ＣＰＵからデータバスＤＢを介して
任意の位置の１つの周辺装置内のレジスタにセットされ
る。例えば、周辺装置ＵｎのレジスタＲｎに終了指示情
報がセットされていると仮定する。何れの周辺装置Ｕ１
〜Ｕｎに於いても割込み要求ＩＲＲ，−ＩＲＲｆｉが発
生していない状態で、中央処理装置がノイズを割込み要
求信号ＩＲＲとみなして割込み受付処理を開始すると、
割込み受付信号Ｄｉｎが周辺装置Ｕ１へ送出される。レ
ジスタＲ，には終了指示情報がセットされていないので
、割込み受付信号Ｄｉｎは制御部Ｃ８を通過して後段の
制御部Ｃ２へ入力される。レジスタＲ，にも終了指示情
報がセットされていないので、割込み受付信号Ｄｉｎは
同様に次々と周辺装置Ｕｎの制御部Ｃｎまで伝搬される
。周辺装置Ｕｎでは、レジスタＲｎに終了指示情報がセ
ットされ、且つ割込み要求ＩＲＲｎは発生していないの
で、中央処理装置ＣＰＵに対して異常を通知する為に１
ビツトの終了信号Ｄｅｎｄが送出される。終了信号Ｄｅ
ｎｄを受信した中央処理装置ＣＰＵはそれまでの応答待
ち状態から復旧して、予め決められたエラー処理等を行
う。
種のフラグである終了指示情報を記憶する。終了指示情
報は、中央処理装置ＣＰＵからデータバスＤＢを介して
任意の位置の１つの周辺装置内のレジスタにセットされ
る。例えば、周辺装置ＵｎのレジスタＲｎに終了指示情
報がセットされていると仮定する。何れの周辺装置Ｕ１
〜Ｕｎに於いても割込み要求ＩＲＲ，−ＩＲＲｆｉが発
生していない状態で、中央処理装置がノイズを割込み要
求信号ＩＲＲとみなして割込み受付処理を開始すると、
割込み受付信号Ｄｉｎが周辺装置Ｕ１へ送出される。レ
ジスタＲ，には終了指示情報がセットされていないので
、割込み受付信号Ｄｉｎは制御部Ｃ８を通過して後段の
制御部Ｃ２へ入力される。レジスタＲ，にも終了指示情
報がセットされていないので、割込み受付信号Ｄｉｎは
同様に次々と周辺装置Ｕｎの制御部Ｃｎまで伝搬される
。周辺装置Ｕｎでは、レジスタＲｎに終了指示情報がセ
ットされ、且つ割込み要求ＩＲＲｎは発生していないの
で、中央処理装置ＣＰＵに対して異常を通知する為に１
ビツトの終了信号Ｄｅｎｄが送出される。終了信号Ｄｅ
ｎｄを受信した中央処理装置ＣＰＵはそれまでの応答待
ち状態から復旧して、予め決められたエラー処理等を行
う。
上記の例ではデイジ・チェーンの最後段に終了指示情報
をセットしたが、デイジ・チェーンの途中にある任意の
位置の周辺装置にセットすれば、デイジ・チェーンの終
了位置をプログラムで任意に設定することができる。こ
れは、デイジ・チェーンに接続されている優先度の低い
一部の周辺装置からの割込み要求を一時的に無視して処
理を行いたい場合に有効である。
をセットしたが、デイジ・チェーンの途中にある任意の
位置の周辺装置にセットすれば、デイジ・チェーンの終
了位置をプログラムで任意に設定することができる。こ
れは、デイジ・チェーンに接続されている優先度の低い
一部の周辺装置からの割込み要求を一時的に無視して処
理を行いたい場合に有効である。
また、第１図では全ての周辺装置Ｕｌ−Ｕｎに本発明を
適用しているが、一部の周辺装置、例えば最後段の周辺
装置のみに本発明のレジスタＲｎ及び制御部Ｃｎを設け
ても良い。
適用しているが、一部の周辺装置、例えば最後段の周辺
装置のみに本発明のレジスタＲｎ及び制御部Ｃｎを設け
ても良い。
第２図は制御部の一例を示す回路図である。図中、Ｇ１
．Ｇ２はＡＮＤゲート、１１．１２はインバータであり
、第１図と同一部位は同一符号で示す。尚、ＩＲＲとＩ
ＲＩ？”は実質的に同じである。
．Ｇ２はＡＮＤゲート、１１．１２はインバータであり
、第１図と同一部位は同一符号で示す。尚、ＩＲＲとＩ
ＲＩ？”は実質的に同じである。
二の回路の動作を第３図、第４図のタイミング図及び以
下の真理値表により説明する。尚、第３゜４図のＨは“
ｌ”Ｚ Ｌは“０”°に対応する。
下の真理値表により説明する。尚、第３゜４図のＨは“
ｌ”Ｚ Ｌは“０”°に対応する。
前記表に於いて■の行の状態は第３図（レジスタがセッ
トされていないときのタイミング図）に対応し、■の行
は第４図（レジスタがセットされていないときのタイミ
ング図）に対応している。
トされていないときのタイミング図）に対応し、■の行
は第４図（レジスタがセットされていないときのタイミ
ング図）に対応している。
まず、割込み受付信号Ｄｉｎが“０”のときは割込み要
求信号ＩＲＲ，終了指示信号ＳＥＴの状態に関わらず、
ＡＮＤゲートＧ１の出力である割込み受付信号ＤｏｕＬ
及びＡＮＤゲートＧ２の出力である終了通知信号Ｄｅｎ
ｄは共に“０”である。
求信号ＩＲＲ，終了指示信号ＳＥＴの状態に関わらず、
ＡＮＤゲートＧ１の出力である割込み受付信号ＤｏｕＬ
及びＡＮＤゲートＧ２の出力である終了通知信号Ｄｅｎ
ｄは共に“０”である。
終了指示信号ＳＥＴが“０゛で且つ割込み要求信号ＩＲ
Ｒも“０”のとき、割込み受付信号Ｄｉｎが“１”とな
ったときが真理値表の■の行である。第３図の如く割込
み受付信号ＤｉｎがそのままＤｏｕｔとして後段へ伝達
され、ＡＮＤゲートＧ２の出力である終了通知信号Ｄｅ
ｎｄは“′０”のままである。よって、中央処理装置ｃ
ＰＵは応答待ち状態を続行する。
Ｒも“０”のとき、割込み受付信号Ｄｉｎが“１”とな
ったときが真理値表の■の行である。第３図の如く割込
み受付信号ＤｉｎがそのままＤｏｕｔとして後段へ伝達
され、ＡＮＤゲートＧ２の出力である終了通知信号Ｄｅ
ｎｄは“′０”のままである。よって、中央処理装置ｃ
ＰＵは応答待ち状態を続行する。
終了指示信号ＳＥＴが“１”、即ちデイジ・チェーンの
終了が指示されており、且つ割込み要求信号ＩＲＲも“
０“のとき、割込み受付信号Ｄｉｎが“１゛となったと
きが真理値表の■の行である。第４図の如（Ｄｏｕｔは
“０″となり、割込み受付信号Ｄｉｎは後段にそのまま
伝達されず、終了通知信号Ｄｅｎｄは“１”となって中
央処理装置１ｃＰＵへ異常が通知される。この結果、中
央処理装置ＣＰＵは速やかに待機状態から復旧してエラ
ー処理等を行う。
終了が指示されており、且つ割込み要求信号ＩＲＲも“
０“のとき、割込み受付信号Ｄｉｎが“１゛となったと
きが真理値表の■の行である。第４図の如（Ｄｏｕｔは
“０″となり、割込み受付信号Ｄｉｎは後段にそのまま
伝達されず、終了通知信号Ｄｅｎｄは“１”となって中
央処理装置１ｃＰＵへ異常が通知される。この結果、中
央処理装置ＣＰＵは速やかに待機状態から復旧してエラ
ー処理等を行う。
一方、真理値表の■、■の行の様に割込み要求信号ＩＲ
Ｒが“１”、すなわち割込み要求が自装置から出ていれ
ば、割込み受付信号Ｄｉｎは後段へ伝達されず、且つ終
了通知信号Ｄｅｎｄも“０°“のままである。そして該
当周辺装置からは中央処理装置ＣＰＵに対してベクタア
ドレスが出力され割込み処理ルーチンが実行される。
Ｒが“１”、すなわち割込み要求が自装置から出ていれ
ば、割込み受付信号Ｄｉｎは後段へ伝達されず、且つ終
了通知信号Ｄｅｎｄも“０°“のままである。そして該
当周辺装置からは中央処理装置ＣＰＵに対してベクタア
ドレスが出力され割込み処理ルーチンが実行される。
第５図は本発明を適用した割込みコントローラ（ＩＲＣ
）の構成図である９図中、ＩＲは割込み制御部、ｉｒは
複数の装置からの割込み要求であり、第１図と同一部位
は同一符号で示す。
）の構成図である９図中、ＩＲは割込み制御部、ｉｒは
複数の装置からの割込み要求であり、第１図と同一部位
は同一符号で示す。
割込みコントローラは第１図の周辺装置Ｕ１〜Ｕｎの位
置に接続され、複数の装置からの割込み要求に優先度を
つけて中央処理装置ＣＰＵへの割込み要求の順番を制御
する割込み制御部ＩＲを備えている。割込み制御部ＩＲ
はデータバスＤＢを介して中央処理装置ＣＰＵと接続さ
れており、割込み受付信号Ｄｉｎを受け取ったときに割
込み要求ｉｒを出した装置に対応するベクタアドレスを
出力する。レジスタＲ１への終了指示情報のセットもデ
ータバス０８．割込み制御部ＩＲＣを介して行われる。
置に接続され、複数の装置からの割込み要求に優先度を
つけて中央処理装置ＣＰＵへの割込み要求の順番を制御
する割込み制御部ＩＲを備えている。割込み制御部ＩＲ
はデータバスＤＢを介して中央処理装置ＣＰＵと接続さ
れており、割込み受付信号Ｄｉｎを受け取ったときに割
込み要求ｉｒを出した装置に対応するベクタアドレスを
出力する。レジスタＲ１への終了指示情報のセットもデ
ータバス０８．割込み制御部ＩＲＣを介して行われる。
この様な割込みコントローラＩＲＣを複数用いてデイジ
・チェーンを構成することでソフトウェアにより任意の
位置でデイジ・チェーンを切断することができる。
・チェーンを構成することでソフトウェアにより任意の
位置でデイジ・チェーンを切断することができる。
第５図では、終了通知信号Ｄｅｎｄを１ビツトの信号線
で中央処理装置に送出していたが、終了通知信号Ｄｅｎ
ｄとしてエラー処理用のサブルーチンを起動するための
ベクタアドレスをデータバスＤＢに送出する用にしても
よい。この実施例を示すのが第６図である。第５図と異
なる点はエラー処理用のベクタアドレスをセットする為
のレジスタＲＶ、スリーステートバッファＢＦを設は終
了通知信号［）ｅｎｄでスリーステートバッファＢＦを
制御する点である。制御部ＣＩの動作は第１図、第５図
と同じである。
で中央処理装置に送出していたが、終了通知信号Ｄｅｎ
ｄとしてエラー処理用のサブルーチンを起動するための
ベクタアドレスをデータバスＤＢに送出する用にしても
よい。この実施例を示すのが第６図である。第５図と異
なる点はエラー処理用のベクタアドレスをセットする為
のレジスタＲＶ、スリーステートバッファＢＦを設は終
了通知信号［）ｅｎｄでスリーステートバッファＢＦを
制御する点である。制御部ＣＩの動作は第１図、第５図
と同じである。
エラー処理用のベクタアドレスは、予め中央処理装置Ｃ
ＰＵよってデータバスＤＢを介してレジスタＲＶにセッ
トされている。スリーステートバッファＢＦ出力は、終
了通知信号Ｄｅｎｄが′０”のときにはディスエーブル
されてフローティング状態であり、終了通知信号Ｄｅｎ
ｄが１”のときにイネーブルされ、レジスタＲＶに記憶
されたベクタアドレスをデータバスＤＢに出力する。
ＰＵよってデータバスＤＢを介してレジスタＲＶにセッ
トされている。スリーステートバッファＢＦ出力は、終
了通知信号Ｄｅｎｄが′０”のときにはディスエーブル
されてフローティング状態であり、終了通知信号Ｄｅｎ
ｄが１”のときにイネーブルされ、レジスタＲＶに記憶
されたベクタアドレスをデータバスＤＢに出力する。
以上のとおり、本発明によればノイズ等による誤動作に
より割込み要求が発生した場合でも、ＣＰＵの無駄な待
ち時間が削減され、また任意の位置でデイジ・チェーン
を切断できるので、その時々の処理上で不必要な装置か
らの割込み要求を無視することができるため、処理の効
率化を図ることができる。
より割込み要求が発生した場合でも、ＣＰＵの無駄な待
ち時間が削減され、また任意の位置でデイジ・チェーン
を切断できるので、その時々の処理上で不必要な装置か
らの割込み要求を無視することができるため、処理の効
率化を図ることができる。
第１図は本発明の原理構成図、
第２図は制御部の一例を示す回路図、
第３図はレジスタがセットされていないときのタイミン
グ図、 第４図はレジスタがセットさているときのタイミング図
、 第５図は本発明を適用した割込みコントローラの構成図
、 第６図は本発明を適用した割込みコントローラの構成図
、 第７図は従来例の構成図である。 図において、 ＣＰＵは中央処理装置。 Ｕｌ、Ｕ２〜Ｕｎは周辺装置。 ＤＢはデータバス。 ＩＲＲは割込み要求信号。 Ｄｉｎは割込み受付信号。 Ｄｏｕｔは後段へ出力される割込み受付信号。 Ｒ１〜Ｒ，１はレジスタ。 Ｃ３〜Ｃ７は制御部。 ＳＥＴは終了指示情報。 Ｄｅｎｄは終了通知信号、 ＲＶはレジスタ。 ＢＦはスリーステートバッファ を示す。
グ図、 第４図はレジスタがセットさているときのタイミング図
、 第５図は本発明を適用した割込みコントローラの構成図
、 第６図は本発明を適用した割込みコントローラの構成図
、 第７図は従来例の構成図である。 図において、 ＣＰＵは中央処理装置。 Ｕｌ、Ｕ２〜Ｕｎは周辺装置。 ＤＢはデータバス。 ＩＲＲは割込み要求信号。 Ｄｉｎは割込み受付信号。 Ｄｏｕｔは後段へ出力される割込み受付信号。 Ｒ１〜Ｒ，１はレジスタ。 Ｃ３〜Ｃ７は制御部。 ＳＥＴは終了指示情報。 Ｄｅｎｄは終了通知信号、 ＲＶはレジスタ。 ＢＦはスリーステートバッファ を示す。
Claims (4)
- （１）中央処理装置と複数の周辺装置を備え、各該周辺
装置からの割込み要求信号を共通の信号線を介して該中
央処理装置へ伝達し、該中央処理装置からの割込み受付
信号をデイジ・チェーンにより前記各周辺装置へ順次伝
搬させる様に構成されたシステムに於いて、 少なくとも１つの前記周辺装置内にデイジ・チェーン終
了の指示情報を記憶する手段を設け、該指示情報がセッ
トされている周辺装置は、前記割込み受付信号を受け取
ったときに自装置が割込み要求を出していない場合には
前記中央処理装置に対して通知することで前記中央処理
装置を応答待ち状態から復帰させることを特徴とする割
込み処理方法。 - （２）前記指示情報を記憶する手段を有する周辺装置を
前記デイジ・チェーンの最終段に接続して、前記割込み
受付信号が前記デイジ・チェーンの最終段まで伝搬され
たときに最終段の周辺装置も割込み要求を出していない
場合に前記中央処理装置へ異常を通知することを特徴と
する特許請求の範囲第１項記載の割込み処理方法。 - （３）複数の前記周辺装置に前記指示情報を記憶する手
段を設け、そのうちの任意の１つに前記指示情報を前記
中央処理装置からセットすることで、デイジ・チェーン
の任意の位置で前記割込み受付信号の伝搬を中止するこ
とを特徴とする特許請求の範囲第１項記載の割込み処理
方法。 - （４）割込み要求信号を出力する手段と、 他の装置とデイジ・チェーンを構成する為の入、出力端
子と、 デイジ・チェーン終了の指示情報を記憶する手段と、 該指示情報がセットされた状態で、中央処理装置から割
込み受付信号を受信し、且つ自装置が割込み要求を出し
ていないときには、中央処理装置へ対して異常を通知す
る制御手段とを具備することを特徴とする割込み処理装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321905A JPH01162967A (ja) | 1987-12-18 | 1987-12-18 | 割込み処理方法及び装置 |
| US07/282,778 US5119496A (en) | 1987-12-18 | 1988-12-12 | Method and apparatus for interrupt processing in a computer system having peripheral units connected in a daisy chain |
| EP88311870A EP0321240B1 (en) | 1987-12-18 | 1988-12-15 | Method and apparatus for interrupt processing |
| KR1019880016806A KR910007727B1 (ko) | 1987-12-18 | 1988-12-16 | 인터럽트 처리방법 및 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321905A JPH01162967A (ja) | 1987-12-18 | 1987-12-18 | 割込み処理方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162967A true JPH01162967A (ja) | 1989-06-27 |
| JPH0574111B2 JPH0574111B2 (ja) | 1993-10-15 |
Family
ID=18137712
Family Applications (1)
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|---|---|---|---|
| JP62321905A Granted JPH01162967A (ja) | 1987-12-18 | 1987-12-18 | 割込み処理方法及び装置 |
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| JP (1) | JPH01162967A (ja) |
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| DE19504488C1 (de) * | 1995-02-10 | 1996-06-20 | Siemens Ag | Verfahren zur Initialisierung von peripheren Einrichtungen durch eine programmgesteuerte Zentraleinrichttung eines Kommunikationssystems |
| US5812796A (en) * | 1995-08-18 | 1998-09-22 | General Magic, Inc. | Support structures for an intelligent low power serial bus |
| US6076124A (en) * | 1995-10-10 | 2000-06-13 | The Foxboro Company | Distributed control system including a compact easily-extensible and serviceable field controller |
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| US5848279A (en) * | 1996-12-27 | 1998-12-08 | Intel Corporation | Mechanism for delivering interrupt messages |
| US5964815A (en) * | 1997-10-21 | 1999-10-12 | Trw Inc. | Occupant restraint system having serially connected devices, a method for providing the restraint system and a method for using the restraint system |
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| US4380052A (en) * | 1980-09-15 | 1983-04-12 | Burroughs Corporation | Single transmission bus data network employing a daisy-chained bus data assignment control line which can bypass non-operating stations |
| US4641266A (en) * | 1983-11-28 | 1987-02-03 | At&T Bell Laboratories | Access-arbitration scheme |
| US4617566A (en) * | 1983-12-15 | 1986-10-14 | Teleplex Corporation | Addressable-port, daisy chain telemetry system with self-test capability |
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-
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- 1988-12-16 KR KR1019880016806A patent/KR910007727B1/ko not_active IP Right Cessation
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