KR910007727B1 - 인터럽트 처리방법 및 장치 - Google Patents

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KR910007727B1
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신지 니시까와
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고우이찌 구로이와
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후지쓰 가부시끼가이샤
야마모도 다꾸마
후지쓰 마이크로컴퓨터 시스템스 가부시끼가이샤
시무라 도시유끼
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Abstract

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Description

인터럽트 처리방법 및 장치
제1도는 종래의 인터럽트 처리장치의 블록도.
제2도는 본 발명에 따른 인터럽트 처리장치의 블록도.
제3도는 제2도에 도시되어 있는 제어부의 회로도.
제4도는 제2도에 도시되어 있는 레지스터가 세트되지 않았을 때의 타이밍도.
제5도는 제2도에 도시되어 있는 레지스터가 세트되었을 때의 타이밍도.
제6도는 본 발명에 따른 다른 인터럽트 처리장치의 블록도.
제7도는 인터럽트 제어장치를 사용하는 인터럽트 처리장치의 블록도.
제8도는 제2도에 도시된 인터럽트 처리장치에 적용된 인터럽트 제어장치의 블록도.
제9도는 제3도에 도시된 인터럽트 처리장치에 적용된 인터럽트 제어장치의 블록도.
본 발명은 컴퓨터 시스템의 처리 방법 및 장치에 관한 것으로, 보다 상세하게는 중앙처리장치와 복수의 주변장치들을 갖는 컴퓨터 시스템의 인터럽트 처리방법 및 장치에 관한 것이다. 상기 시스템에서, 인터럽트 요구신호는 각 주변장치로부터 중앙처리장치에 전송되고, 인터럽트 요구신호에 응답하는 인터럽트 통지신호는 데이지 체인 연결(daisy chain connection)을 통하여 중앙처리장치로부터 각 주변장치에 순차적으로 운반된다.
종래 기술에서의 인터럽트 처리는 복수의 주변장치로 구성된 데이지 체인 연결에 의하여 수행된다. 인터럽트 요구신호는 각 주변장치로부터 신호선을 통하여 중앙처리장치에 출력되며, 중앙처리장치가 인터럽트 요구신호를 수신하였을 때에는 인터럽트 처리가 인에이블되어, 중앙처리장치는 데이지 체인 연결을 이용하여 인터럽트 통지신호를 주변장치에 출력한다. 즉, 중앙처리장치는 먼저 인터럽트 통지신호를 첫번째 단계의 주변장치에 출력하며, 만일 첫번째 단계의 주변장치가 인터럽트 요구신호를 출력하지 않으면, 인터럽트 통지신호는 두번째 단계의 주변장치, 즉 다음 단계의 주변장치에 운반된다. 그러므로, 상술된 바와 같이 인터럽트 통지신호는 각 주변장치에 순차적으로 운반된다. 인터럽트 통지신호가 인터럽트 요구신호 출력을 갖는 특정한 주변장치에 운반되는 경우에, 그 특정한 주변장치가 데이타 버스를 통하여 중앙처리장치에 벡터 어드레스를 출력하므로써, 그 특정한 주변장치에 대서 인터럽트 처리 루틴(routine)이 시작된다. 상기 주변장치는 입력-출력장치 또는 보조저장장치 뿐만 아니라 인터럽트 제어장치일 수 있다. 입력-출력장치 또는 보조저장장치는 예를들면 음극선관 디스플레이, 광학식 마크 판독기, 하드 디스크 구동장치 등이다. 인터럽트 핸들러(handler) 또는 인터럽트 발생기로서 사용되는 인터럽트 제어장치는 복수의 입력-출력장치 혹은 보조저장장치를 제어한다.
만일, 인터럽트 요구신호가 전송되는 신호선에 잡음이 존재한다면, 이 잡음이 중앙처리장치에서의 인터럽트 요구신호로서 취급될 수 있다는 것을 유의하여야 한다. 이 경우에, 중앙처리장치는 정확한 인터럽트 요구신호를 수신하지 못해, 오차 인터럽트 통지신호를 출력한다. 그러므로, 주변장치는 중앙처리장치에 응답신호를 출력하지 않는다. 이에 따라 중앙처리장치는 응답대기 상태로 유지되며, 처리가 불필요하게 지연된다.
본 발명의 목적은 오차 인터럽트 요구신호가 중앙처리장치에 운반되었을 때의 상술된 문제들을 감안하여; 중앙처리장치가 응답대기 상태로부터 빠르게 복귀되도록 지연을 감소시키고, 불필요한 낭비시간을 없애는 것이다.
본 발명에 따라, 중앙처리장치와 복수의 주변장치를 갖는 컴퓨터 시스템에 대한 처리방법이 제공된다. 상기 시스템에서는 요구신호가 각 주변장치로부터 중앙처리장치에 전송되며, 요구신호에 응답하는 통지신호가 데이지 체인 연결을 통하여 중앙처리장치로부터 주변장치에 순차적으로 운반된다. 또한 상기 처리방법은 주변장치들중의 적어도 하나의 종료 지시정보 저장수단에 지시정보를 세팅하기 위한 단계와, 주변장치가 통지신호를 수신하고 요구신호를 출력하지 않는 경우에, 지시정보가 그의 종료 지시정보 저장수단에서 세팅되어 있는 주변장치로부터 중앙처리장치의 체인 종료 상태를 통지하는 특정한 신호를 출력하기 위한 단계와, 특정한 신호를 수신하므로써 응답대기 상태로부터 중앙처리장치를 복귀시키기 위한 단계들로 이루어진다.
또한, 본 발명에 따라, 중앙처리장치와 복수의 주변장치들을 갖는 인터럽트 처리장치가 제공된다. 상기 장치에서, 요구신호는 각 주변장치로부터 중앙처리장치에 전송되며, 요구신호에 응답하는 통지신호는 중앙처리장치로부터 데이지 체인 연결을 통하여 각 주변장치에 순차적으로 운반되며, 각 주변장치는 요구신호 출력수단과 입력-출력 단자들로 구성하며, 주변장치들의 적어도 하나가 체인 종료 상태 통지수단으로서 종료 지시정보 저장수단을 구성하며, 중앙처리장치는 체인 종료 상태로부터의 복귀를 일으키기 위한 수단을 구성한다. 요구신호 출력수단은 중앙처리장치에 동작적으로 연결되어 요구신호를 주변장치로부터 중앙처리장치에 출력하며, 입력-출력 단자들은 중앙처리장치와 주변장치 사이의 데이지 체인 연결을 구성하기 위하여 중앙처리장치 또는 인접 주변장치에 동작적으로 연결된다. 종료 지시정보 저장수단은 체인 종료 상태 통지수단에 동작적으로 연결되어 데이지 체인의 종료 지시정보를 저장하며, 체인 종료 상태 통지수단은 중앙처리장치에 동작적으로 연결되어 중앙처리장치의 체인 종료 상태를 통지하며, 주변장치가 통지신호를 수신하여 요구신호를 출력하지 않으면, 종료 지시정보는 그의 종료 지시정보 저장수단에서 세트된다. 복귀수단은 체인 종료 상태 통지수단에 동작적으로 연결되어 이상 상태 통지수단으로부터 특정신호를 수신하므로써 중앙처리장치의 응답대기 상태로부터 복귀시킨다.
본 발명은 수반된 도면들에 의거하여 서술된 바람직한 실시예들로부터 보다 분명하게 이해될 것이다.
바람직한 실시예들의 이해를 돕기 위하여, 먼저 종래 기술의 문제점들을 설명할 것이다.
제1도는 종래의 인터럽트 처리장치의 예를 설명하는 블록도이다. 이 도면에서, 참조부호 CPU는 중앙처리장치, U1-Un은 주변장치들, DB는 데이타버스, IRR은 인터럽트 요구신호, Din은 중앙처리장치 또는 바로 앞 단계로부터의 인터럽트 통지신호, Dout은 다음 단계로출력되는 인터럽트 통지신호, C'1-C'n는 제어부를 각각 나타낸다.
제1도에서, 각 주변장치 U1-Un의 인터럽트 요구신호 IRR은 공통 신호선을 통하여 중앙처리장치 CPU에 출력된다. 예를들면, 주변장치 Un이 인터럽트 요구신호 IRR을 출력할 때, 중앙처리장치 CPU는 인터럽트 요구신호 IRR을 수신하여 인터럽트 처리를 인에이블시키며, 중앙처리장치 CPU는 인터럽트 통지신호 Din을 출력한다. 주변장치 U1의 제어부 C'1는 인터럽트 통지신호 Din을 수신하며, 주변장치 U1이 인터럽트 요구신호를 출력하지 않으면, 인터럽트 통지신호 Dout를 인터럽트 통지신호 Din으로서 다음 주변장치 U2에 출력한다. 따라서, 상술된 바와 같이 인터럽트 통지신호는 각 주변장치에 순차적으로 운반된다. 인터럽트 통지신호 Din이 인터럽트 요구신호 IRR를 출력하는 주변장치 Un에 운반되면, 주변장치 Un의 제어부 C'n가 데이타버스 DB를 통하여 중앙처리장치 CPU에 벡터 어드레스를 출력함에 따라 주변장치 Un의 인터럽트 처리 루틴이 시작된다.
제1도에서, 인터럽트 요구신호 IRR을 운반하는 신호선에 잡음이 존재할 때, 이 잡음은 중앙처리장치 CPU에서의 인터럽트 요구신호 IRR로서 취급될 수 있다. 이 경우에, 중앙처리장치 CPU는 인터럽트 통지신호 Din을 출력하나, 주변장치 U1-Un중의 어느것도 중앙처리장치 CPU에 응답신호를 출력하지 않는다. 그러므로, 비록 중앙처리장치 CPU가 인터럽트 처리 루틴의 벡터 어드레스를 수신하지 않을지라도, 인터럽트 통지신호 Din은 마지막 단계의 주변장치 Un에 운반된다. 따라서, 중앙처리장치 CPU은 응답대기 상태를 유지하며, 길고 불필요한 지연이 일어난다.
상술된 문제를 해결하기 위하여 타이머가 제공되며, 중앙처리장치의 응답대기 상태가 소정시간 이상 지속되는 경우에, 중앙처리장치 CPU가 응답대기 상태에서 정상상태로 복귀된다. 그러나 이 경우에, 경과시간이 충분하지 않으면 정상동작 상태에 지장을 초래하기 때문에 시간이 매우 길어져야 한다. 따라서 불필요한 지연이 일어난다.
본 발명은 상기 문제점에 감안한 것으로, 오차 인터럽트 요구신호가 중앙처리장치에 운반되는 경우에, 중앙처리장치의 응답대기 상태로부터 복귀되기 전의 경과시간을 감소시켜 길고 불필요한 지연을 없앨 수 있다.
지금부터는 본 발명의 인터럽트 처리방법과 장치를 도면에 의거하여 상세히 서술한 것이다.
제2도는 본 발명에 따른 인터럽트 처리장치의 실시예를 설명하는 블록도이다. 제2도에서, 참조부호 R1-Rn은 레지스터들, C1-Cn은 제어부들, SET는 종료 지시정보, IRR1-IRRn은 각 주변장치 U1-Un으로부터 발생된 인터럽트 요구신호, Dend는 종료 통지신호를 각각 나타낸다. 또한, 주변장치 U1-Un은 입력-출력장치들 또는 보조저장장치, 즉 각 주변장치 U1-Un은, 예를들면 음극선관 디스플레이, 광학식 마크 판독기, 하드 디스크 구동장치 등이다. 또한, 제1도와 제2도의 동일부분은 동일 참조 번호를 나타낸다. 정상 상태에서 데이지 체인 연결을 사용하는 인터럽트 처리는 제1도의 종래 기술에서와 동일하다. 따라서, 잡음에 의하여 오차 인터럽트 요구신호가 발생되는 경우만 지금까지 서술할 것이다.
각 레지스터 R1-Rn는 1비트 레지스터로서 일종의 플래그인 종료 지시정보를 저장한다. 종료 지시정보는 중앙처리장치 CPU로부터 데이타버스 DB를 통하여 주변장치들중의 임의의 하나에 출력되고, 주변장치들중의 하나의 레지스터에서 세트된다. 예를들면, 종료 지시정보가 주변장치 Un의 레지스터 Rn에서 세트된다고 가정하면, 주변장치 U1-Un의 어느것도 인터럽트 요구신호 IRR1-IRRn을 발생하지 않은 상태에서, 중앙처리장치가 인터럽트 요구신호로서 잡음신호를 취할 경우에 인터럽트 수락처리를 개시하며, 즉 중앙처리장치 CPU는 인터럽트 통지신호 Din을 첫번째 단계 주변장치 U1의 제어부 C1에 출력하여, 인터럽트 요구신호 IRR이 주변신호 U1으로부터 출력되지 않고, 종료 지시정보가 제어부 C1의 레지스터 R1에서 세트되지 않음에 따라서, 인터럽트 통지신호 Dout가 가 그의 인터럽트 통지신호 Din으로서 두번째 단계 주변장치 U2의 제어부 C2에 전송된다. 유사하게, 두번째 단계 주변장치 U2에서도, 인터럽트 요구신호 IRR이 주변장치 U2로부터 출력되지 않고, 종료 지시정보가 제어부 C2의 레지스터 R2에서 세트되지 않음에 따라서, 인터럽트 통지신호 Dout가 제어부 C2를 통하여 다음 단계 주변장치의 다음 제어부에 전송된다.
상술된 바와 같이, 인터럽트 통지신호 Dout는 동일방법에 의하여 인터럽트 통지신호 Din으로서 주변장치 Un의 제어부 Cn에 순차적으로 전송된다. 주변장치 Un에서, 종료 지시정보는 주변장치 Un의 레지스터 Rn에서 세트되나, 인터럽트 요구신호 IRRn을 수신하지 않음에 따라, 즉 종료 지시정보 SET는 레지스터 Rn으로부터 제어부 Cn에 출력되나 인터럽트 요구신호 IRR이 중앙처리장치 CPU에 출력되지 않음에 따라, 1비트 종료 통지신호 Dend가 제어부 Cn으로부터 신호선을 통하여 중앙처리장치 CPU에 출력된다. 중앙처리장치 CPU는 종료 통지신호 Dend를 수신하여 체인 종료 상태를 확정하며, 그 다음에 중앙처리장치 CPU는 응답대기 상태로부터 복귀되어 예정된 오차처리를 행한다.
상기 실시예에서는 종료 지시정보가 데이지 체인 연결의 최종단계에서 세트되어, 만일 종료 지시정보가 데이지 체인 연결 도중의 임의의 단계 주변장치에서 세트되면, 데이지 체인 연결의 종료위치가 임의의 단계 주변장치에 의하여 설정될 수 있다. 이것은 데이지 체인 연결에 접속된 우선도가 낮은 주변장치로부터 출력된 인터럽트 요구를 일시적으로 무시하여 처리를 행하는 경우에 바람직하다. 상기 실시예에서는 레지스트 R1-Rn이 모든 주변장치 U1-Un에 대해서 제공되어 있으나, 레지스터는 주변장치 U1-Un의 단 하나에만 제공될 수 있다. 예를들면, 상술된 바와 같이 레지스트 Rn과 제어부 Cn은 단지 최종 주변장치에만 제공될 수 있다.
제3도는 제2도에 도시된 제어부의 한 예의 회로도이다. 제3도에 도시된 바와 같이, 제어부 C1은 2개의 인버터회로 I1, I2와 2개의 3-입력 AND 게이트회로 G1, G2로 구성한다. 인버터회로 I1의 입력단자는 각 주변장치에 포함되어 있는 인터럽트 요구 출력장치(도시되지 않았음)에 접속되어 인터럽트 요구신호 IRR1을 수신한다. 또한, 인터럽트 요구 출력장치는 주변장치에서 신호 출력수단 또는 신호 출력 기능을 하며, 참조부호 IRR은 인터럽트 요구신호 IRR1과 실제로 동일한 신호를 나타낸다. 인버터회로 I2의 입력단자는 레지스터 R1에 접속되며, 그것으로부터 종료 지시신호 SET를 수신한다.
AND 게이트회로 G1의 첫번째 입력은 중앙처리장치 CPU에 접속되고 인터럽트 통지신호 Din을 수신한다. AND 게이트회로 G1의 첫번째 단계 주변장치 U1의 다음 제어부에 대해서 제공되는 경우에, AND 게이트회로 G1의 첫번째 입력은 바로 전의 주변장치의 제어부에 접속된다. 예를들면, AND 게이트회로 G1은 두번째 단계 주변장치 U2의 제어부 C2에 대해서 제공되며, AND 게이트회로 G1의 첫번째 입력은 바로 전의 제어부 C1에 접속된다. AND 게이트회로 G1의 두번째 입력은 첫번째 인버터 I1에 접속되어 인터럽트 요구신호 IRR의 반전된 신호를 수신하며, 그의 세번째 입력은 두번째 인버터회로 I2에 접속되어 종료 지시신호 SET의 반전된 신호을 수신하며, 그의 출력은 바로 인접된 기기, 즉 두번째 주변장치 U2에 접속되어 인터럽트 통지신호 Dout를 두번째 주변장치 U2에 출력한다. AND 게이트회로 G1이 최종단계 주변장치 Un의 제어부 Cn에 대해서 제공되는 경우에, AND 게이트회로 G1의 출력은 접속되지 않는다.
AND 게이트회로 G2의 첫번째 입력은 AND 게이트회로 G1의 첫번째 입력에 접속되어 인터럽트 통지신호 Din을 수신한다. AND 게이트회로 G2가 첫번째 단계 주변장치 U1의 다음 제어부에 대해서 제공되는 경우에, AND 게이트회로 G2의 첫번째 입력은 AND 게이트회로 G1에 대해서와 같이 바로 전의 주변장치의 제어부에 접속된다. AND 게이트회로 G2의 두번째 출력은 AND 게이트회로 G1의 두번째 입력에 접속되어 인터럽트 요구신호 IRR의 반전된 신호를 수신하며, 그의 세번째 입력은 레지스터 R1에 접속되어 종료 지시신호 SET를 수신하며, 그의 출력은 중앙처리장치 CPU에 접속되며, 신호선을 통해 종료 통지신호 Dend를 중앙처리장치 CPU에 전송된다.
이 회로의 동작을 제4도와 제5도의 타이밍도와 다음 진리표에 의거하여 설명할 것이다.
Figure kpo00001
제4도와 제5도에서, H는 "1", L은 "0"에 각각 대응한다. 상기 진리표에서, ①행은 제4도의 상태(레지스터가 세트되지 않았을 때의 타이밍도), ②행은 제5도의 상태(레지스터가 세트되었을 때의 타이밍도)에 각각 대응한다.
먼저, 인터럽트 통지신호 Din이 "0"일 때, AND 게이트회로 G1의 출력인 인터럽트 통지신호 Dout와 AND 게이트회로 G2F의 출력인 종료 통지신호 Dend는 모두 인터럽트 요구신호 IRR과 종료 지시신호 SET의 상태와 상관없이 "0"이다. 진리표의 ①행은 종료 지시정보신호 SET가 "0"이다. 인터럽트 요구신호 IRR도 "0"일 때에 인터럽트 통지신호 Din이 "1"인 것을 나타낸다. 제4도에 도시된 바와 같이, 인터럽트 통지신호 Din은 인터럽트 통지신호 Dout로서 다음 단계에 전송되며, AND 게이트 G2의 출력신호인 종료 통지신호 Dend는 "0"을 유지한다. 그러므로, 중앙처리장치 CPU는 응답대기 상태로 유지된다.
진리표의 ②행은 종료 지시신호 SET가 "0", 즉 데이지 체인의 종료가 지시되고, 인터럽트 요구신호 IRR도 "0"일 때에, 인터럽트 통지신호 Din이 "1"인 것을 나타낸다. 제5도에 도시된 바와 같이, 인터럽트 통지신호 Dout는 "0"이 되고, 인터럽트 통지신호 Din은 다음 단계에 전송되지 않는다. 그러나, 종료 통지신호 Dend는 "1"이 되고, 중앙처리장치에는 체인 종료 상태가 통지된다. 결과적으로, 중앙처리장치 CPU는 응답대기 상태로부터 급속히 복귀되어 특정한 오차 처리를 행한다.
진리표의 ③행과 ④행에 도시된 바와 같이, 인터럽트 요구신호 IRR은 "1", 즉 인터럽트 요구는 그 자체로서 주변장치로부터 출력되고, 인터럽트 통지신호 Din은 다음 단계에 전송되지 않고, 종료 통지신호 Dend는 "0"에 유지된다. 그러므로, 주변장치로부터 벡터 어드레스가 중앙처리장치 CPU에 출력되기 때문에 인터럽트 처리 루틴이 수행된다.
다음에는 본 발명에 따른 인터럽트 처리장치의 또 다른 실시예를 설명할 것이다.
제6도는 본 발명에 따른 인터럽트 처리장치의 또 다른 실시예를 설명하는 블록도이다. 이 실시예는 제2도의 실시예에 대응하며, 제2도와 제6도에 도시된 동일부분과 신호는 동일 참조 부호로 나타냈다. 이들 두 실시예의 차이는 종료 통지신호 Dend의 운반에 있다. 제2도의 실시예에서는 각 주변장치로부터의 종료 통지신호 Dend가 단일 신호선을 통하여 중앙처리장치 CPU에 전송되고, 중앙처리장치는 응답대기 상태로부터 정상상태로 복귀된다. 그러나, 제6도의 두번째 실시예에서는 종료 통지신호 Dend가 데이타버스 DB를 통하여 전송된다. 예를들면 종료 통지신호 Dend는 오차 처리 서브루틴의 벡터 어드레스 지시하는 신호이다. 중앙처리장치 CPU가 백터 어드레스 신호 Dend를 수신하는 경우에, 중앙처리장치 CPU은 응답대기 상태로부터 복귀되며, 벡터 어드레스 신호 Dend에 대응하는 오차 처리 서브루틴이 수행된다. 이 실시예에서는 종료 통지신호 Dend를 각 주변장치로부터 중앙처리장치 CPU에 전송하기 위한 단일 신호선이 생략될 수 있다.
제7도는 인터럽트 제어장치들을 사용하는 인터럽트 처리장치의 블록도이다. 상술된 실시예들에서의 각 주변장치 U1-Un은 입력-출력장치 또는 보조저장장치, 예를들면 음극선관 디스플레이, 광학식 마크 판독기, 하드 마스크 구동장치 등으로 구성되나, 제7도의 인터럽트 처리장치에서의 각 주변장치 U1-Un은 입력 제어장치로 구성한다. 또한, 제7도에서는 단지 3개의 주변장치 U1-U3이 나타나 있다. 인터럽트 핸들러 또는 인터럽트 발생기로서 사용되는 인터럽트 제어장치는 복수의, 예를들면 7개의 입력-출력장치 또는 보조저장장치를 제어한다.
제7도에 도시된 바와 같이, 주변장치 U1은 인터럽트 제어장치의 기능선택 단자 FSEL에 전원전위를 인가하므로써 인터럽트 핸들러로 사용하며, 각 주변장치 U2와 U3은 인터럽트 제어장치의 기능선택 단자 FSEL에 접지전위를 인가하므로써 인터럽트 발생기로 사용된다. 예를들면, 7개의 입력-출력장치(보조저장장치들) IOD0-IOD6은 I/O 포트들을 통하여 각 인터럽트 핸들러 또는 인터럽트 발생기 U1-U3에 각각 접속된다. 7개의 입력-출력장치 IOD0-IOD6은 로컬(local) 인터럽트 요구신호 LIR0#-LIR6#을 인터럽트 핸들러 또는 인터럽트 발생기의 각 주변장치 U1-U3에 출력한다. 각 주변장치 U1-U3은 로컬 인터럽트 통지신호 LIK0-LIK2와 로컬 인터럽트 통지 스트로브 신호 LIKSTB#를 각 디코우더 DE1-DE3에 출력하며, 각 디코우더 DE1-DE3은 인터럽트 통지신호를 각 입력-출력장치 IOD0-IOD6에 각각 출력한다.
인터럽트 핸들러 U1의 주변장치는 어드레스버스(A1-5), 데이타버스(D24-31), 제어버스 등을 통해서 중앙처리장치 CPU에 의하여 제어된다. 주변장치 U1은 인터럽트 요구신호선 IRL0-IRL2에 의하여 중앙처리장치 CPU에 접속되며, 시스템버스를통하여 주변장치 U1으로부터의 인터럽트 요구신호는 중앙처리장치 CPU에 전송되며, 중앙처리장치 CPU로부터의 인터럽트 통지신호 ACKIN#는 주변장치 U1에 전송된다. 유사하게, 인터럽트 발생기 U2, U3의 주변장치는 어드레스버스(A1-5), 데이타버스(D24-31), 제어버스 등을 통해서 중앙처리장치 CPU에 의하여 제어된다. 주변장치 U2, U3은 시스템버스를 통하여 버스인터럽트 신호 BIR0#-BIR6#를 주변장치 U1에 출력하며, 주변장치 U1의 인터럽트 통지신호 ACKOUT#는 인터럽트 통지신호 ACKIN#로서 주변장치 U2에 전송되며, 주변장치 U2의 인터럽트 통지신호 ACKOUT#는 주변장치 U3에 전송된다. 상술된 참조 부호 #는 반전된 신호를 나타낸다.
제8도는 제2도에 도시된 인터럽트 처리장치에 적용된 인터럽트 제어장치의 예를 설명하는 블록도이다. 제8도에서, 참조 부호 IR은 인터럽트 제어부, 참조 부호 ir은 복수의 주변장치들로부터의 인터럽트 요구를 각각 나타낸다. 제2도와 제8도에 도시된 바와 같이 동일 부분은 동일 참조 부호로 나타냈다.
제2도의 주변장치 U1-Un의 인터럽트 핸들러 또는 인터럽트 발생기로서 사용되는 인터럽트 제어장치는, 복수의, 예를들면 7개의 입력-출력장치들 또는 보조저장장치들로부터의 인터럽트 요구 출력을 그룹이 되게 하는 인터럽트 제어부 IR을 구성하며, 우선 도에 따라 인터럽트 요구들의 순번을 제어한다. 인터럽트 제어부 IR은 데이타버스 DB를 통하여 중앙처리장치 CPU에 접속되어, 인터럽트 제어부 IR이 인터럽트 통지신호 Din을 수신하는 경우에, 인터럽트 요구를 출력하는 주변장치에 대응하는 벡터 어드레스를 출력한다. 레지스터 R1에 종료 지시정보를 세트하기 위한 세트 처리는 데이타버스 DB와 인터럽트 제어부 IR을 통하여 수행된다. 데이지 체인 연결은 제7도에 도시된 바와 같이 인터럽트 제어장치 IRC를 사용하므로써 구성되며, 소프트웨어에 의하여 임의의 위치에서 데이지 체인 연결을 절단할 수 있다.
제9도는 제3도의 인터럽트, 처리장치에 적용된 인터럽트 제어장치의 예를 설명하는 블록도이다. 제9도에서, 참조 부호 IR은 인터럽트 제어부, 참조부호 ir은 복수의 입력-출력장치 또는 보조저장장치로부터의 인터럽트 요구를 각각 나타낸다. 또한, 제3도에 도시한 바와 같이 동일 부분은 동일 참조 부호로 나타냈다.
상술된 바와 같이, 제8도에서는 종료 통지신호 Dend가 1비트 신호선에 의하여 중앙처리장치에 전송되지만, 제9도에서는 오차 처리 서브루틴을 개시하기 위한 벡터 어드레스가 종료 통지신호 Dend대신에 데이타버스 DB을 통하여 중앙처리장치 CPU에 전송된다. 제8도와 제9도의 인터럽트 제어장치의 형태 차이는 오차 처리를 위한 벡터 어드레스를 세트시키는 레지스터 RV와 3상태 버퍼 BF가 제공되는 것이며, 3상태 버퍼는 종료 통지신호 Dend에 의하여 제어된다. 제어부 C1의 동작은 제2도, 제8도에서와 동일하다.
오차 처리를 위한 벡터 어드레스는 미리 중앙처리장치 CPU에 의하여 데이타 버스 DB를 통해서 세트되어 있다. 종료 통지신호 Dend가 "0"인 경우에는 3상 버퍼 BF가 디스에이블되어, 3상 버퍼 BF의 출력이 고임피던스 상태로 되고, 종료 통지신호 Dend가 "1"인 경우에는 3상 버퍼 BF가 인에이블되어 레지스터 RV에 저장된 벡터 어드레스는 데이타버스 DB를 통하여 중앙처리장치 CPU에 출력된다.
상술된 바와같이, 본 발명에 의하면, 오차 인터럽트 요구가 잡음 등에 의하여 발생되는 경우에도 중앙처리장치 CPU의 불필요한 지연이 감소된다. 또한 임의의 위치에서 데이지 체인 연결이 절단되고 불필요한 주변장치로부터의 인터럽트 요구가 무시될 수 있기 때문에 처리의 효율화를 이룰 수 있다.
본 발명의 많은 다른 실시예들은 본 발명의 정신과 범위를 벗어나지 않고 구성될 수 있으며, 본 발명은 청구항에 정의된 이외의 본 명세서에 기술된 특정한 실시예로만 한정되지 않는다.

Claims (24)

  1. 중앙처리장치 CPU와 복수의 주변장치(U1-Un)를 가지며, 요구신호(IRR)가 상기 복수의 주변장치(U1-Un)의 각각으로부터 상기 중앙처리장치(CPU)에 전송되고, 상기 요구신호(IRR)에 응답하는 통지신호(Din,Dout)가 상기 중앙처리장치(CPU)로부터 데이지 체인 연결에 의하여 상기 복수의 주변장치(U1-Un)에 순차적으로 운반되는 컴퓨터 시스템에 대한 처리방법에 있어서, 상기 복수의 주변장치(U1-Un)의 적어도 하나의 종료 지시정보 저장수단(R1-Rn)의 지시정보를 세트시키는 단계와, 상기 주변장치(U1-Un)가 상기 통지신호(Din)를 수신하여, 상기 요구신호(IRR)를 출력하지 않는 경우에, 지시정보가 그의 상기 종료 지시정보 저장수단(R1-Rn)에 세트되어 있는 상기 주변장치(U1-Un)로부터 상기 중앙처리장치(CPU)의 체인 종료 상태를 통지하는 특정신호(Dend)를 출력하는 단계와, 상기 중앙처리장치(CPU)가 상기 특정신호(Dend)를 수신하므로써 응답대기 상태로부터 복귀되는 단계들로 이루어지는 것을 특징으로 하는 처리방법.
  2. 제1항에 있어서, 상기 요구신호(IRR)가 인터럽트 요구신호이고, 상기 통지신호(Din,Dout)가 인터럽트 통지신호인 처리방법.
  3. 제1항에 있어서, 상기 종료 지시정보 저장수단(Rn)이 상기 데이지 체인 연결의 최종단계 주변장치(Un)에 접속되어, 상기 통지신호(Din)가 상기 최종단계 주변장치(Un)에 운반되고 상기 요구신호(IRR)가 상기 최종단계 주변장치(Un)로부터 출력되지 않는 경우에, 상기 중앙처리장치(CPU)의 체인 종료 상태가 통지되는 처리방법.
  4. 제1항에 있어서, 상기 복수의 주변장치(U1-Un)가 상기 종료 지시정보 저장수단(R1-Rn)을 포함하며, 상기 종료지시 정보가 상기 중앙처리장치(CPU)에 의하여 상기 복수의 주변장치(U1-Un)의 임의의 한 위치에서 세트됨에 따라, 상기 통지신호(Dout)의 운반이 중단되고 상기 특정신호(Dend)가 상기 복수의 주변장치(U1-U|n)의 상기 임의의 한 위치로부터 출력되는 처리방법.
  5. 제1항에 있어서, 상기 특정신호(Dend)가 종료 통지신호이고, 상기 종료 통지신호(Dend)가 1비트의 신호선에 의해서 상기 중앙처리장치(CPU)에 전송됨에 따라, 상기 중앙처리장치(CPU)가 상기 응답대기 상태로부터 정상 상태로 복귀되는 처리방법.
  6. 제1항에 있어서, 상기 특정신호(Dend)가 오차 처리 서브루틴의 개시 어드레스를 지시하는 벡터 어드레스이고, 상기 벡터 어드레스(Dend)가 데이타 버스에 의하여 상기 중앙처리장치(CPU)에 전송됨에 따라, 상기 중앙처리장치(CPU)가 응답대기 상태로부터 복귀하고 상기 오차 처리 서브루틴을 수행하는 처리방법.
  7. 제1항에 있어서, 상기 복수의 주변장치(U1-Un)의 각각이 입력-출력장치 또는 보조저장장치로 구성되는 처리방법.
  8. 제1항에 있어서, 상기 복수의 주변장치(U1-Un)의 각각이 복수의 입력-출력장치들 또는 보조저장장치를 제어하는 인터럽트 제어장치로 구성되는 처리방법.
  9. 제1항에 있어서, 상기 종료 지시정보 저장수단(R1-Rn)이 1비트의 레지스터로 구성되는 처리장치.
  10. 중앙처리장치(CPU)와 복수의 주변장치(U1-Un)를 가지며, 요구신호(IRR)가 상기 복수의 주변장치(U1-Un)의 각각으로부터 상기 중앙처리장치(CPU)에 전송되고, 상기 요구신호(IRR)에 응답하는 통지신호(Din, Dout)가 상기 중앙처리장치(CPU)로부터 데이지 체인 연결에 의하여 상기 복수의 주변장치(U1-Un)의 각각에 순차적으로 운반되고, 상기 복수의 주변장치(U1-Un)의 각각이 요구신호 출력수단(IRR1-IRRn)과 입력-출력 단자(Din, Dout)로 구성되고, 상기 복수의 주변장치(U1-Un)의 적어도 하나가 종료 지시정보 저장수단(R1-Rn)과 체인 종료 상태 통지수단(C1-Cn)으로 구성되고, 상기 중앙처리장치(CPU)가 상기 체인 종료 상태로부터의 복귀수단으로 구성되는 것을 특징으로 하는 처리장치에 있어서, 상기 요구신호 출력수단(IRR1-IRRn)이 상기 중앙처리장치(CPU)에 동작적으로 접속되고, 상기 복수의 주변장치(U1-Un)의 각각으로부터 요구신호(IRR)를 상기 중앙처리장치(CPU)에 출력하고, 상기 입력-출력 단자(Din, Dout)가 상기 중앙처리장치(CPU) 또는 인접된 주변장치(U1-Un)에 동작적으로 접속되어 상기 중앙처리장치(CPU)와 상기 복수의 주변장치(U1-Un) 사이에 상기 데이지 체인 연결이 구성되고, 상기 종료 지시정보 저장수단(R1-Rn)이 상기 체인 종료 상태 통지수단(C1-C|n)에 동작적으로 접속되어 상기 데이지 체인의 종료 지시정보가 저장되고, 상기 체인 종료 상태 통지수단(C1-Cn)이 상기 중앙처리장치(CPU)에 동작적으로 접속되어 상기 중앙처리장치(CPU)의 체인 종료 상태를 통지하고, 상기 주변장치(U1-Un)이 상기 통지신호(Din)을 수신하고 상기 요구신호(IRR)를 출력하지 않는 경우에 상기 종료 지시정보가 그의 종료 지시정보 저장수단(R1-Rn)에서 세트되고, 상기 복귀수단이 상기 체인 종료 상태 통지수단(C1-Cn)에 동작적으로 접속되어 상기 체인 종료 상태 통지수단(C1-Cn)으로부터 특정신호를 수신하므로써 상기 중앙처리장치(CPU)가 상기 응답대기 상태로부터 복귀되는 것을 특징으로 하는 처리장치.
  11. 제10항에 있어서, 상기 요구신호(IRR)가 인터럽트 요구신호이고, 상기 통지신호(Din,Dout)가 인터럽트 통지신호인 처리장치.
  12. 제10항에 있어서, 상기 종료 지시정보 저장수단(Rn)이 상기 데이지 체인 연결의 최종단계 주변장치(Un)에 접속되고, 상기 통지신호(Din)가 상기 최종단계 주변장치에 운반되고 상기 요구신호(IRR)가 상기 최종단계 주변장치(Un)로부터 출력되지 않는 경우에, 상기 중앙처리장치(CPU)의 체인 종료 상태가 통지되는 처리장치.
  13. 제10항에 있어서, 상기 복수의 주변장치(U1-Un)가 상기 종료 지시정보 저장수단(R1-Rn)을 포함하고, 상기 종료 지시정보가 상기 중앙처리장치(CPU)에 의하여 상기 복수의 주변장치(U1-Un)의 임의의 한 위치에서 세트됨으로써, 상기 통지신호(Din)의 운반이 중단되고 상기 특정신호(Dend)가 상기 복수의 주변장치(U1-Un)의 임의의 한 위치로부터 출력되는 처리장치.
  14. 제10항에 있어서, 상기 체인 종료 상태 통지수단(C1-Cn)이 종료 통지신호(Dend)를 출력하고, 상기 종료 통지신호(Dend)가 1비트 신호선에 의하여 상기 중앙처리장치(CPU)에 전송되므로써, 상기 중앙처리장치(CPU)가 상기 응답대기 상태로부터 정상 상태로 복귀되는 처리장치.
  15. 제10항에 있어서, 상기 체인 종료 상태 통지수단(C1-Cn)이 오차 처리 서브루틴의 개시 어드레스를 지시하는 벡터 어드레스(Dend)를 출력하고, 상기 벡터 어드레스(Dend)가 데이타버스에 의하여 상기 중앙처리장치(CPU)에 전송되므로써, 상기 중앙처리장치가 응답대기 상태로부터 복귀되고 상기 오차 처리 서브루틴을 수행하는 처리장치.
  16. 제10항에 있어서, 상기 복수의 주변장치(U1-Un)의 각각이 입력-출력장치 또는 보조저장장치로 구성되는 처리장치.
  17. 제10항에 있어서, 상기 복수의 주변장치(U1-Un)의 각각이 복수의 입력-출력장치 또는 보조저장장치를 제어하는 인터럽트 제어장치로 구성되는 처리장치.
  18. 제10항에 있어서, 상기 종료 지시정보 저장수단(R1-Rn)이 1비트의 레지스터로 구성되는 처리장치.
  19. 제10항에 있어서, 상기 체인 종료 상태 통지수단(C1-Cn)이, 상기 첫번째 인버터회로(I1)의 첫번째 단자가 상기 요구신호(IRR)를 수신하기 위하여 상기 요구신호 출력수단(IRR1-IRRn)에 동작적으로 접속되고, 상기 두번째 인버터회로(I2)의 입력단자가 상기 종료 지시정보 저장수단(R1-Rn)으로부터의 종료 지시신호(SET)를 수신하기 위하여 상기 종료 지시정보 저장수단(R1-Rn)에 동작적으로 접속되고, 상기 첫번째 AND 게이트회로(G1)의 첫번째 입력이 상기 통지신호(Din)를 수신하기 위하여 바로 전의 주변장치(U1-Un) 또는 상기 중앙처리장치(CPU)에 동작적으로 접속되고, 그의 두번째 입력이 상기 요구신호(IRR)의 반전신호를 수신하기 위하여 상기 첫번째 인버터회로(RI1)에 동작적으로 접속되고, 그의 첫번째 입력이 상기 종료 지시신호(SET)의 반전신호를 수신하기 위하여 상기 두번째 인버터회로(I2)에 동작적으로 접속되고, 그의 출력이 상기 통지신호(Dout)를 전송하기 위하여 바로 주변장치(U2-Un)에 동작적으로 접속되고, 상기 두번째 AND 게이트회로(G2)의 첫번째 입력이 상기 통지신호(Din)를 수신하기 위하여 상기 첫번째 AND 게이트회로(G1)의 상기 첫번째 입력에 동작적으로 접속되고, 그의 두번째 입력이 상기 요구신호(IRR)의 반전신호를 수신하기 위하여 상기 첫번째 AND 게이트회로(G1)의 상기 두번째 입력에 동작적으로 접속되고, 그의 세번째 입력이 상기 종료 지시신호(SET)를 수신하기 위하여 상기 종료 지시정보 저장수단(R1-Rn)에 동작적으로 접속되고, 그의 출력이 상기 중앙처리장치(CPU)의 체인 종료 상태를 통지하는 상기 특정신호(Dend)를 전송하기 위하여 상기 중앙처리장치(CPU)에 동작적으로 접속되는 첫번째, 두번째 인버터회로(I1, I2)와 첫번째, 두번째 3-입력 AND 게이트회로(G1, G2)로 구성되는 처리장치.
  20. 중앙처리장치(CPU)에 동작적으로 접속되고, 상기 중앙처리장치(CPU)에 인터럽트 요구신호(IRR)를 출력하는 인터럽트 요구신호 출력수단과, 상기 중앙처리장치(CPU) 또는 인접하는 인터럽트 제어장치(U1-Un)에 동작적으로 접속되고, 데이지 체인 연결을 구성하는 입력-출력 단자들(Din, Dout)과, 상기 데이지 체인의 종료 지시정보를 저장하는 종료 지시정보 저장수단(R1-Rn)과, 상기 중앙처리장치(CPU)와 상기 종료 지시정보 저장수단(R1-Rn)에 동작적으로 접속되고, 상기 중앙처리장치(CPU)에 체인 종료 상태를 통지하는 체인 종료 상태 통지수단(C1-Cn)들로 이루어지고, 상기 중앙처리장치(CPU)로부터 출력된 인터럽트 통지신호(Din)가 상기 인터럽트 제어장치에 운반되는 경우에 상기 종료 지시정보가 그의 상기 종료 지시정보 저장수단(R1-Rn)에서 세트되고 상기 인터럽트 요구신호(IRR)가 출력되지 않음에 따라, 상기 중앙처리장치(CPU)가 상기 이상 상태 통지수단(C1-Cn)으로부터 체인 종료 상태 통지를 수신함으로써 상기 응답대기 상태로부터 복귀시키는 것을 특징으로 하는 인터럽트 제어장치.
  21. 제20항에 있어서, 상기 체인 종료 상태 통지수단(C1-Cn)이 종료 통지신호(Dend)를 출력하고, 상기 종료 통지신호(Dend)가 1비트의 신호선에 의하여 중앙처리장치(CPU)에 전송되는 인터럽트 제어장치.
  22. 제20항에 있어서, 상기 체인 종료 상태 통지수단(C1-Cn)이 오차 처리 서브루틴 개시 어드레스를 지시하는 벡터 어드레스(Dend)를 출력하고, 상기 벡터 어드레스(Dend)가 데이타버스를 통하여 상기 중앙처리장치(CPU)에 전송됨에 따라 상기 중앙처리장치(CPU)가 응답대기 상태로부터 복귀되고, 상기 오차 처리 서브루틴을 수행하는 인터럽트 제어장치.
  23. 제20항에 있어서, 상기 종료 지시정보 저장수단(R1-Rn)이 1비트의 레지스터로 구성되는 인터럽트 제어장치.
  24. 제20항에 있어서, 상기 체인 종료 상태 통지수단(C1-Cn)이, 상기 첫번째 인버터회로(I1)의 입력단자가 상기 인터럽트 요구신호(IRR)를 수신하기 위하여 상기 인터럽트 요구신호 출력수단(IRR1-IRRn)에 동작적으로 접속되고, 상기 두번째 인버터회로(I2)의 입력 단자가 상기 종료 지시정보 저장수단(R1-Rn)으로부터의 종료 지시신호(SET)를 수신하기 위하여 상기 종료 지시정보 저장수단(R1-Rn)에 동작적으로 접속되고, 상기 첫번째 AND 게이트회로(G1)의 첫번째 입력이 상기 인터럽트 통지신호(Din)를 수신하기 위하여 바로 전의 인터럽트 제어장치(U1-Un) 또는 상기 중앙처리장치(CPU)에 동작적으로 접속되고, 그의 두번째 입력이 상기 인터럽트 요구신호(IRR)의 반전신호를 수신하기 위하여 상기 첫번째 인버터회로(I1)에 동작적으로 접속되고, 그의 세번째 입력이 상기 종료 지시신호(SET)의 반전신호를 수신하기 위하여 상기 인버터회로(I2)에 동작적으로 접속되고, 그의 출력이 상기 인터럽트 통지신호(Dout)를 전송하기 위하여 바로 인터럽트 제어장치(U2-Un)에 동작적으로 접속되고, 상기 두번째 AND 게이트회로(G2)의 첫번째 입력이 상기 인터럽트 통지신호(Din)를 수신하기 위하여 상기 첫번째 AND 게이트회로(G1)의 상기 첫번째 입력에 동작적으로 접속되고, 그의 두번째 입력이 상기 인터럽트 요구신호(IRR)의 반전신호를 수신하기 위하여 상기 첫번째 AND 게이트회로(G1)의 상기 두번째 입력에 동작적으로 접속되고, 그의 세번째 입력이 상기 종료 지시신호(SET)를 수신하기 위하여 상기 종료 지시정보 저장수단(R1-Rn)에 동작적으로 접속되고, 그의 출력이 상기 중앙처리장치(CPU)의 체인 종료 상태를 통지하는 특정신호(Dend)를 전송하기 위하여 상기 중앙처리장치(CPU)에 동작적으로 접속되는 첫번째, 두번째 인버터회로(I1, I2)와 첫번째, 두번째 3-입력 AND 게이트회로(G1, G2) 등으로 구성되는 인터럽트 제어장치.
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