JP2558728B2 - 異常割込み処理装置 - Google Patents
異常割込み処理装置Info
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- JP2558728B2 JP2558728B2 JP62209812A JP20981287A JP2558728B2 JP 2558728 B2 JP2558728 B2 JP 2558728B2 JP 62209812 A JP62209812 A JP 62209812A JP 20981287 A JP20981287 A JP 20981287A JP 2558728 B2 JP2558728 B2 JP 2558728B2
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- G06F13/14—Handling requests for interconnection or transfer
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Description
【発明の詳細な説明】 〔概要〕 ディジーチェーン方式のシステムで発生する異常割込
みの処理を行なう異常割込み処理装置に関し、 異常割込みが発生したときの応答が早く、中央処理装
置の待機時間が短くて済むことを目的とし、 該複数の割込み発生装置のいずれかが発生した割込み
要求信号の入来時に該中央処理装置が該割込み要求信号
に基づいて生成した割込み受付け信号を該中央処理装置
より直接供給されたとき該割込み要求信号を保持する割
込み要求信号保持部と、該割込み要求信号保持部で保持
された割込み要求信号の供給時に、該ディジーチェーン
方式で自装置の前段に接続された装置から供給された割
込み受付け信号を自装置の次段の装置に伝達する割込み
受付け信号伝達部と、該割込み要求信号保持部で保持さ
れた割込み要求信号の非供給時に該前段の装置から割込
み受付け信号を供給されると、異常割込みを指示する信
号を生成して該中央処理装置に供給する異常信号発生部
とを有し構成する。
みの処理を行なう異常割込み処理装置に関し、 異常割込みが発生したときの応答が早く、中央処理装
置の待機時間が短くて済むことを目的とし、 該複数の割込み発生装置のいずれかが発生した割込み
要求信号の入来時に該中央処理装置が該割込み要求信号
に基づいて生成した割込み受付け信号を該中央処理装置
より直接供給されたとき該割込み要求信号を保持する割
込み要求信号保持部と、該割込み要求信号保持部で保持
された割込み要求信号の供給時に、該ディジーチェーン
方式で自装置の前段に接続された装置から供給された割
込み受付け信号を自装置の次段の装置に伝達する割込み
受付け信号伝達部と、該割込み要求信号保持部で保持さ
れた割込み要求信号の非供給時に該前段の装置から割込
み受付け信号を供給されると、異常割込みを指示する信
号を生成して該中央処理装置に供給する異常信号発生部
とを有し構成する。
［産業上の利用分野〕 本発明は異常割込み処理装置に関し、ディジーチェー
ン方式のシステムで発生する異常割込みの処理を行なう
異常割込み処理装置に関する。
ン方式のシステムで発生する異常割込みの処理を行なう
異常割込み処理装置に関する。
複数の割込み発生装置が中央処理装置（CPU）にディ
ジーチェーン方式で接続されたシステムでは、異常割込
みが発生したとき、待機状態となったCPUを早急に復旧
する必要がある。
ジーチェーン方式で接続されたシステムでは、異常割込
みが発生したとき、待機状態となったCPUを早急に復旧
する必要がある。
従来のディジーチェーン方式のシステムは第６図に示
す如く、CPU10に、入出力装置，タイマ等の割込み発生
装置111〜11nが縦続接続されている。12は割込み受付け
信号線、13は割込み要求信号線、14はベクタ信号線であ
る。
す如く、CPU10に、入出力装置，タイマ等の割込み発生
装置111〜11nが縦続接続されている。12は割込み受付け
信号線、13は割込み要求信号線、14はベクタ信号線であ
る。
例えば割込み発生装置11nが割込み要求信号を発生し
て信号線13に出力すると、CPU10はこの割込み要求信号
に基づいて割込み受付け信号を発生し、この割込み受付
け信号が信号線により割込み発生装置11nに供給される
と、割込み発生装置11nは装置識別用の割込みベクタ信
号を信号線14よりCPU10に供給する。
て信号線13に出力すると、CPU10はこの割込み要求信号
に基づいて割込み受付け信号を発生し、この割込み受付
け信号が信号線により割込み発生装置11nに供給される
と、割込み発生装置11nは装置識別用の割込みベクタ信
号を信号線14よりCPU10に供給する。
CPU10は割込み要求信号と共にベクタ信号が供給され
ると、ベクタ信号で識別される割込み発生装置11nに対
する割込み処理を実行する。
ると、ベクタ信号で識別される割込み発生装置11nに対
する割込み処理を実行する。
割込み発生装置111〜11nの誤動作又はノイズ等によっ
て、CPU10に割込み要求信号が供給されると、CPU10から
の割込み受付け信号に対して、どの割込み発生装置111
〜11nも割込みベクタ信号を発生せず、これによってCPU
10は待機状態となってしまう。
て、CPU10に割込み要求信号が供給されると、CPU10から
の割込み受付け信号に対して、どの割込み発生装置111
〜11nも割込みベクタ信号を発生せず、これによってCPU
10は待機状態となってしまう。
システムによってはCPU10の待機状態が所定時間持続
するとタイムアウトして復旧するものもあるが、この場
合にもCPU10が待機状態から復旧するまでの時間が長い
という問題点があった。
するとタイムアウトして復旧するものもあるが、この場
合にもCPU10が待機状態から復旧するまでの時間が長い
という問題点があった。
本発明は上記の点に鑑みてなされたものであり、異常
割込みが発生したときの応答が早く、CPUの待機時間が
短くて済む異常割込み処理装置を提供することを目的と
する。
割込みが発生したときの応答が早く、CPUの待機時間が
短くて済む異常割込み処理装置を提供することを目的と
する。
第１図は本発明の異常割込み処理装置の原理図を示
す。
す。
複数の割込み発生装置（111〜11n）と共に中央処理装
置（10）にディジーチェーン方式で接続されており、 割込み要求信号保持部30は、複数の割込み発生装置
（111〜11n）のいずれかが発生した割込み要求信号が端
子25より入来したとき中央処理装置（10）が割込み要求
信号に基づいて生成した割込み受付け信号を中央処理装
置（10）より端子24を介して直接供給されたとき割込み
要求信号を保持する。
置（10）にディジーチェーン方式で接続されており、 割込み要求信号保持部30は、複数の割込み発生装置
（111〜11n）のいずれかが発生した割込み要求信号が端
子25より入来したとき中央処理装置（10）が割込み要求
信号に基づいて生成した割込み受付け信号を中央処理装
置（10）より端子24を介して直接供給されたとき割込み
要求信号を保持する。
割込み受付け信号伝達部31は、割込み要求信号保持部
30で保持された割込み要求信号の供給時に、ディジーチ
ェーン方式で自装置の前段に接続された装置から端子23
を介して供給された割込み受付け信号を自装置の次段の
装置に端子33より伝達する。
30で保持された割込み要求信号の供給時に、ディジーチ
ェーン方式で自装置の前段に接続された装置から端子23
を介して供給された割込み受付け信号を自装置の次段の
装置に端子33より伝達する。
異常信号発生部34は、割込み要求信号保持部30で保持
された割込み要求信号の非供給時に端子23より該前段の
装置から割込み受付け信号を供給されると、異常割込み
を指示する信号を生成して端子38より該中央処理装置
（10）に供給する。
された割込み要求信号の非供給時に端子23より該前段の
装置から割込み受付け信号を供給されると、異常割込み
を指示する信号を生成して端子38より該中央処理装置
（10）に供給する。
本発明装置においては、割込み要求信号が割込み受付
け信号と時間的に重なる正常割込み時にのみ割込み要求
信号を保持しており、この保持された割込み要求信号が
あるときつまり正常割込み時に割込み受付け信号を次段
装置に伝達し、また保持された割込み要求信号がないと
きつまり異常割込み時に異常信号を生成して中央処理装
置（10）に供給する。
け信号と時間的に重なる正常割込み時にのみ割込み要求
信号を保持しており、この保持された割込み要求信号が
あるときつまり正常割込み時に割込み受付け信号を次段
装置に伝達し、また保持された割込み要求信号がないと
きつまり異常割込み時に異常信号を生成して中央処理装
置（10）に供給する。
このため、中央処理装置（10）では割込み受付け信号
を生成した直後に異常割込みの有無を知ることができ、
応答が早く待機時間が短くて済む。
を生成した直後に異常割込みの有無を知ることができ、
応答が早く待機時間が短くて済む。
第２図（Ａ），（Ｂ）は本発明の異常割込み処理装置
を適用したディジーチェーン方式のシステムの各実施例
のブロック図を示す。同図中、第６図と同一部分には同
一符号を付し、その説明を省略する。
を適用したディジーチェーン方式のシステムの各実施例
のブロック図を示す。同図中、第６図と同一部分には同
一符号を付し、その説明を省略する。
第２図（Ａ）において、CPU10と割込み発生装置111と
の間には異常割込み処理装置20が配置され、異常割込み
処理装置20は割込み受付け信号線12によって割込み受付
け信号をCPU10から供給され、かつ異常割込み処理装置2
0の出力する割込み受付け信号は割込み発生装置111に供
給される。つまり、ディジーチェーン方式で接続されて
いる。また異常割込み処理装置20は割込み要求信号を信
号線13より供給され、異常ベクタ信号を発生してベクタ
信号線14に出力する。
の間には異常割込み処理装置20が配置され、異常割込み
処理装置20は割込み受付け信号線12によって割込み受付
け信号をCPU10から供給され、かつ異常割込み処理装置2
0の出力する割込み受付け信号は割込み発生装置111に供
給される。つまり、ディジーチェーン方式で接続されて
いる。また異常割込み処理装置20は割込み要求信号を信
号線13より供給され、異常ベクタ信号を発生してベクタ
信号線14に出力する。
第２図（Ｂ）において、異常割込み処理装置20は割込
み発生装置111〜11nの間に配置されている。この場合、
異常割込み処理装置20は前段の割込み発生装置111から
割込み受付け信号を供給されると共に、CPU10から信号
線21を介して直接割込み受付け信号を供給されており、
その出力する割込み受付け信号は次段の割込み発生回路
に供給される。
み発生装置111〜11nの間に配置されている。この場合、
異常割込み処理装置20は前段の割込み発生装置111から
割込み受付け信号を供給されると共に、CPU10から信号
線21を介して直接割込み受付け信号を供給されており、
その出力する割込み受付け信号は次段の割込み発生回路
に供給される。
第３図は本発明装置の一実施例の回路構成図を示す。
同図中、端子23には前段（第２図（Ａ）ではCPU10、
同図（Ｂ）では割込み発生装置111）からの割込み受付
け信号ACが入来し、端子24にはCPU10からの割込み受付
け信号ACが入来する。又、端子25には信号線13より割込
み要求信号REが入来する。
同図（Ｂ）では割込み発生装置111）からの割込み受付
け信号ACが入来し、端子24にはCPU10からの割込み受付
け信号ACが入来する。又、端子25には信号線13より割込
み要求信号REが入来する。
第４図（Ａ）又は第５図（Ａ）に示す如き割込み要求
信号REはクロックドインバータ26に供給され、ここから
インバータ27及び抵抗値が大なるインバータ28で構成さ
れるラッチ回路に供給される。端子24よりの第４図
（Ｂ）又は第５図（Ｂ）に示す如き信号AC及び信号ACの
インバータ29で反転された信号はクロックドインバータ
26の制御端子に供給される。クロックドインバータ26は
信号ACのＬレベル時に信号REを導通する。
信号REはクロックドインバータ26に供給され、ここから
インバータ27及び抵抗値が大なるインバータ28で構成さ
れるラッチ回路に供給される。端子24よりの第４図
（Ｂ）又は第５図（Ｂ）に示す如き信号AC及び信号ACの
インバータ29で反転された信号はクロックドインバータ
26の制御端子に供給される。クロックドインバータ26は
信号ACのＬレベル時に信号REを導通する。
従って、クロックドインバータ26及びインバータ27〜
29で構成される割込み要求保持部30は第４図（Ｃ）又は
第５図（Ｃ）に示す如き要求保持信号REKを生成出力す
る。
29で構成される割込み要求保持部30は第４図（Ｃ）又は
第５図（Ｃ）に示す如き要求保持信号REKを生成出力す
る。
割込み受付け信号伝達部31であるアンド回路32は前段
からの信号ACと信号REKとの論理積をとる。
からの信号ACと信号REKとの論理積をとる。
従って信号REと信号AC夫々がアクティブであるＨレベ
ル期間の重なる正常な割込み時には伝達部31は端子33よ
り第４図（Ｄ）に示す割込み受付け信号ACを出力して後
段の割込み発生装置に供給する。これによって割込み要
求を行なった割込み発生装置は第４図（Ｅ）に示す割込
みベクタ信号VEをベクタ信号線14よりCPU10に供給し、C
PU10は割込み処理を実行する。
ル期間の重なる正常な割込み時には伝達部31は端子33よ
り第４図（Ｄ）に示す割込み受付け信号ACを出力して後
段の割込み発生装置に供給する。これによって割込み要
求を行なった割込み発生装置は第４図（Ｅ）に示す割込
みベクタ信号VEをベクタ信号線14よりCPU10に供給し、C
PU10は割込み処理を実行する。
異常信号発生部34のアンド回路35はインバータ39を介
して入来するREK信号の反転信号と前段からの信号ACと
の論理積をとってバッファ36の制御端子に供給する。バ
ッファ36には異常ベクタ発生器37より異常割込み処理装
置20の識別用の異常ベクタ信号NVEが供給されており、
制御端子入力がＨレベルのときにのみバッファ36は異常
ベクタ信号NVEを端子38より出力し、制御端子入力がＬ
レベルのとき端子3826はクロックドインバータ、27〜29
はインバータ、をハイインピーダンスとする。
して入来するREK信号の反転信号と前段からの信号ACと
の論理積をとってバッファ36の制御端子に供給する。バ
ッファ36には異常ベクタ発生器37より異常割込み処理装
置20の識別用の異常ベクタ信号NVEが供給されており、
制御端子入力がＨレベルのときにのみバッファ36は異常
ベクタ信号NVEを端子38より出力し、制御端子入力がＬ
レベルのとき端子3826はクロックドインバータ、27〜29
はインバータ、をハイインピーダンスとする。
従って、ノイズ等による信号REと信号AC夫々のＨレベ
ル期間が重なることのない異常割込み時にはアンド回路
35が第５図（Ｄ）に示す制御信号CONを生成してバッフ
ァ36の制御端子に供給して、端子38より第５図（Ｅ）に
示す異常ベクタ信号NVEが出力される。これによってCPU
10は割込み受付け信号AC発生後の待機状態より復旧して
他の処理を開始する。
ル期間が重なることのない異常割込み時にはアンド回路
35が第５図（Ｄ）に示す制御信号CONを生成してバッフ
ァ36の制御端子に供給して、端子38より第５図（Ｅ）に
示す異常ベクタ信号NVEが出力される。これによってCPU
10は割込み受付け信号AC発生後の待機状態より復旧して
他の処理を開始する。
このように、割込み発生装置111〜11nの誤動作又はノ
イズ等により第５図（Ａ）の如き割込み要求信号REが発
生しても異常割込み処理装置20で異常ベクタ信号NVEが
発生されるため、CPU10の待機時間は極めて短く、早急
に復旧する。
イズ等により第５図（Ａ）の如き割込み要求信号REが発
生しても異常割込み処理装置20で異常ベクタ信号NVEが
発生されるため、CPU10の待機時間は極めて短く、早急
に復旧する。
上述の如く、本発明の異常割込み処理装置によれば、
異常割込みが発生したときの応答が早く、CPUの待機時
間が短くて済み、実用上きわめて有用である。
異常割込みが発生したときの応答が早く、CPUの待機時
間が短くて済み、実用上きわめて有用である。
第１図は本発明の異常割込み処理装置の原理図、 第２図は本発明装置を適用したディジーチェーン方式の
システムの各実施例のブロック図、 第３図は本発明装置の回路構成図、 第４図は正常割込み時の第３図の装置の信号波形図、 第５図は異常割込み時の第３図の装置の信号波形図、 第６図は従来システムの一例のブロック図である。 図において、 10はCPU、 111〜11nは割込み発生装置、 12,13は信号線、 14はベクタ信号線、 20は異常割込み処理装置、 26はクロックドインバータ、 27〜29はインバータ、 30は割込み要求信号保持部、 31は割込み受付け信号伝達部、 32,35はアンド回路、 34は異常信号発生部、 36はバッファ、 37は異常ベクタ発生器 を示す。
システムの各実施例のブロック図、 第３図は本発明装置の回路構成図、 第４図は正常割込み時の第３図の装置の信号波形図、 第５図は異常割込み時の第３図の装置の信号波形図、 第６図は従来システムの一例のブロック図である。 図において、 10はCPU、 111〜11nは割込み発生装置、 12,13は信号線、 14はベクタ信号線、 20は異常割込み処理装置、 26はクロックドインバータ、 27〜29はインバータ、 30は割込み要求信号保持部、 31は割込み受付け信号伝達部、 32,35はアンド回路、 34は異常信号発生部、 36はバッファ、 37は異常ベクタ発生器 を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒岩 功一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 志村 英年 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (72)発明者 小山田 信次 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内
Claims (1)
- 【請求項１】複数の割込み発生装置（111〜11n）と共に
中央処理装置（10）にディジーチェーン方式で接続され
ており、 該複数の割込み発生装置（111〜11n）のいずれかが発生
した割込み要求信号の入来時に該中央処理装置（10）が
該割込み要求信号に基づいて生成した割込み受付け信号
を該中央処理装置（10）より直接供給されたとき該割込
み要求信号を保持する割込み要求信号保持部（30）と、 該割込み要求信号保持部（30）で保持された割込み要求
信号の供給時に、該ディジーチェーン方式で自装置の前
段に接続された装置から供給された割込み受付け信号を
自装置の次段の装置に伝達する割込み受付け信号伝達部
（31）と、 該割込み要求信号保持部（30）で保持された割込み要求
信号の非供給時に該前段の装置から割込み受付け信号を
供給されると、異常割込みを指示する信号を生成して該
中央処理装置（10）に供給する異常信号発生部とを有す
ることを特徴とする異常割込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209812A JP2558728B2 (ja) | 1987-08-24 | 1987-08-24 | 異常割込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209812A JP2558728B2 (ja) | 1987-08-24 | 1987-08-24 | 異常割込み処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453251A JPS6453251A (en) | 1989-03-01 |
| JP2558728B2 true JP2558728B2 (ja) | 1996-11-27 |
Family
ID=16579014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62209812A Expired - Fee Related JP2558728B2 (ja) | 1987-08-24 | 1987-08-24 | 異常割込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558728B2 (ja) |
-
1987
- 1987-08-24 JP JP62209812A patent/JP2558728B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453251A (en) | 1989-03-01 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |