JPH0574111B2 - - Google Patents
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- JPH0574111B2 JPH0574111B2 JP62321905A JP32190587A JPH0574111B2 JP H0574111 B2 JPH0574111 B2 JP H0574111B2 JP 62321905 A JP62321905 A JP 62321905A JP 32190587 A JP32190587 A JP 32190587A JP H0574111 B2 JPH0574111 B2 JP H0574111B2
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- Japan
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- interrupt
- processing unit
- central processing
- signal
- termination
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- 230000000644 propagated effect Effects 0.000 claims description 9
- 238000003672 processing method Methods 0.000 claims description 6
- 230000005856 abnormality Effects 0.000 claims description 3
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- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Description
〔概要〕
デイジ・チエーンを用いた割込み処理に関し、
割込み要求信号が中央処理装置へ誤つて送出さ
れた場合には、中央処理装置を応答待ち状態から
速やかに復帰させて無駄な処理時間を削減させる
ことを目的とし、 中央処理装置と複数の周辺装置を備え、各該周
辺装置からの割込み要求信号を共通の信号線を介
して該中央処理装置へ伝達し、該中央処理装置か
らの割込み受付信号をデイジ・チエーンにより前
記各周辺装置へ順次伝搬させる様に構成されたシ
ステムに於いて、少なくとも１つの前記周辺装置
内にデイジ・チエーン終了の指示情報を記憶する
手段を設け、該指示情報がセツトされている周辺
装置は、前記割込み受付信号を受け取つたときに
自装置が割込み要求を出していない場合には前記
中央処理装置に対して通知することで前記中央処
理装置を応答待ち状態から復帰させる様に構成す
る。 〔産業上の利用分野〕 本発明は、複数の周辺装置を縦続接続し、中央
処理装置からの割込み受付信号をデイジ・チエー
ンにより割込み要求を出した周辺装置迄次々に伝
搬していく割込み処理方法及びそれを実施する為
の割込み処理装置に関する。 〔従来の技術〕 第７図はデイジ・チエーンを採用した従来例の
構成図である。図中、CPUは中央処理装置、Ｕ
１〜Unは周辺装置、DBはデータバス、IRRは割
込み要求信号、Dinは割込み受付信号、Doutは後
段へ出力される割込み受付信号、C1′〜Co′は制御
部である。 第７図に於いて、各周辺装置Ｕ１〜Unからの
割込み要求信号IRRは共通の信号線を介して中央
処理装置CPUへ送出される。例えば、周辺装置
Unが割込み要求信号IRRを送出したとする。中
央処理装置CPUは割込み要求信号IRRを受信し、
割込み処理が可能になると割込み受付信号Dinを
送出する。これを最初に受け取つた周辺装置Ｕ１
の制御部C1′は、自装置が割込み要求を出してい
ないので、割込み受付信号Doutを後段の周辺装
置Ｕ２への割込み受付信号Dinとして送出する。
この様にして割込み受付信号が次々と伝搬され割
込み要求信号IRRを送出した周辺装置Unまで伝
達されると制御部Co′はデータバスを介してベク
タアドレスを中央処理装置へ送出して自装置に対
する割込み処理ルーチンを起動させる。 〔発明が解決しようとする問題点〕 第７図に於いて、割込み要求信号IRRを伝達す
る信号線にノイズがのり、これが割込み要求信号
IRRとして中央処理装置CPUで認識されてしま
うことがある。この場合、中央処理装置CPUは、
割込み受付信号を送出するが、いずれの周辺装置
Ｕ１〜Unからも応答が無いために中央処理装置
CPUは応答待ちの状態を継続し、無駄な時間を
費やすことになつてしまう。 この様な問題を解決する為に、タイマを設けて
応答待ち状態が所定の時間以上継続した場合に
は、タイムアウトとして待機状態から強制的に復
旧させることも考えられるが、タイムアウトする
までの時間を十分にとらないと通常の動作のとき
に支障をきたす恐れがあるので、タイマの設定時
間をある程度長くする必要があり無駄な待機時間
の発生は免れない。 本発明は上記の問題点に鑑みてなされたもので
あり、誤つて割込み要求信号IRRが伝達された場
合に、中央処理装置CPUが応答待ちの状態から
速やかに復旧できる様にして無駄な待ち時間を削
減することを目的とするものである。 〔問題点を解決する為の手段〕 上記問題点は、複数の周辺装置Ｕ１〜Unから
の割込み要求信号IRRを共通の信号線を介して中
央処理装置CPUへ伝達し、割込み要求信号に応
答して中央処理装置からの割込み受付信号Dinを
デイジ・チエーンにより各周辺装置へ順次伝搬さ
せ、周辺装置からの応答に基づいて中央処理装置
が割込み処理を実行する割込み処理方法に於い
て、デイジ・チエーンにより前段から伝搬されて
きた割込み受付信号が後段への割込み受付信号
Doutとして伝搬するのを強制終了させるための
指示をする終了指示情報SETを中央処理装置の
制御により、複数の周辺装置のうちの任意の１つ
に予め記憶させる第１ステツプと、複数の周辺装
置から発生された割込み要求に応答して中央処理
装置が割込み受付信号を出力する第２ステツプ
と、終了指示情報がセツトされている周辺装置で
は、自装置が割込み要求信号を出していない場合
でも、前段から伝搬されてきた割込み受付信号の
後段への伝搬を強制終了し、且つ中央処理装置が
応答待ち状態から復帰することを指示する終了通
知信号Dendを前記中央処理装置へ出力する第３
ステツプと、終了通知信号に応答して、中央処理
装置が応答待ちの状態から復帰する第４ステツプ
とを含み、中央処理装置による終了指示情報の初
期設定によりデイジ・チエーンの終端を可変とす
ることで解決される。 ここで、前記終了指示情報をデイジ・チエーン
の最終段の周辺装置Unに記憶させ、割込み受付
信号がデイジ・チエーンの最終段まで伝搬された
ときに最終段を含むいずれの周辺装置も割込み要
求を出していない場合は終了通知信号を中央処理
装置へ送出することで異常を通知する様にしても
良い。 また、上記の問題は、割込み要求信号IRRを出
力する手段と、割込み要求信号に応答して中央処
理装置CPUから出力される割込み受付信号Din又
はデイジ・チエーンの前段からの割込み受付信号
を入力信号として受け、自装置が割込み要求信号
を出していない場合には割込み受付信号を後段へ
の出力信号Doutとして伝搬する制御手段Cnと、
デイジ・チエーンによる割込み受付信号の伝搬の
強制終了を指示する終了指示情報SETを記憶す
る手段Rnとを具備し、制御手段は、終了指示情
報がセツトされた状態で、割込み受付信号を受信
した場合には、自装置が割込み要求を出していな
くても、中央処理装置の応答待ち状態の解除を指
示する終了通知信号Dendを出力することでも解
決される。 〔作用〕 即ち、本発明では第１図の如く周辺装置内にデ
イジ・チエーン終了の指示情報を記憶するレジス
タR1を設け、これがセツトされ且つ自装置が割
込み要求をしていない状態で、割込み受付信号
Dinを受け取つたときには速やかに終了通知信号
Dendを中央処理装置CPU送出することで、中央
処理装置CPUを応答待ち状態から復旧させて無
駄な待機時間の削減を図る。 〔実施例〕 以下、図を参照して本発明の割込み処理方法及
び装置を詳細に説明する。第１図は本発明の原理
構成図である。図中、R1〜Roはレジスタ、C1〜
Coは制御部、SETは終了指示情報、IRR1〜IRRo
は各周辺装置内で発生する割込み要求、Dendは
終了通知信号である。尚、第７図と同一部位は同
一符号で示してある。正常時のデイジ・チエーン
を用いた割込み処理は第７図の従来例と同じであ
るので、ここではノイズ等により擬似的割込み要
求が発生した場合の動作を説明する。 レジスタR1〜Roは、１ビツトのレジスタであ
り、一種のフラグである終了指示情報を記憶す
る。終了指示情報は、中央処理装置CPUからデ
ータバスDBを介して任意の位置の１つの周辺装
置内のレジスタにセツトされる。例えば、周辺装
置UoのレジスタRoに終了指示情報がセツトされ
ていると仮定する。何れの周辺装置Ｕ１〜Unに
於いても割込み要求IRR1〜IRRoが発生していな
い状態で、中央処理装置がノイズを割込み要求信
号IRRとみなして割込み受付処理を開始すると、
割込み受付信号Dinが周辺装置Ｕ１へ送出され
る。レジスタR1には終了指示情報がセツトされ
ていないので、割込み受付信号Dinは制御部C1を
通過して後段の制御部C2へ入力される。レジス
タR1にも終了指示情報がセツトされていないの
で、割込み受付信号Dinは同様に次々と周辺装置
Unの制御部Cnまで伝搬される。周辺装置Unで
は、レジスタRnに終了指示情報がセツトされ、
且つ割込み要求IRRnは発生していないので、中
央処理装置CPUに対して異常を通知する為に１
ビツトの終了信号Dendが送出される。終了信号
Dendを受信した中央処理装置CPUはそれまでの
応答待ち状態から復旧して、予め決められたエラ
ー処理等を行う。 上記の例ではデイジ・チエーンの最終段に終了
指示情報をセツトしたが、デイジ・チエーンの途
中にある任意の位置の周辺装置にセツトすれば、
デイジ・チエーンの終了位置をプログラムで任意
に設定することができる。これは、デイジ・チエ
ーンに接続されている優先度の低い一部の周辺装
置からの割込み要求を一時的に無視して処理を行
いたい場合に有効である。 また、第１図では全ての周辺装置Ｕ１〜Unに
本発明を適用しているが、一部の周辺装置、例え
ば最後段の周辺装置のみに本発明のレジスタRn
及び制御部Cnを設けても良い。 第２図は制御部の一例を示す回路図である。図
中、Ｇ１，Ｇ２はANDゲート、Ｉ１，Ｉ２はイ
ンバータであり、第１図と同一部位は同一符号で
示す。尚、IRRとIRR′は実質的に同じである。
れた場合には、中央処理装置を応答待ち状態から
速やかに復帰させて無駄な処理時間を削減させる
ことを目的とし、 中央処理装置と複数の周辺装置を備え、各該周
辺装置からの割込み要求信号を共通の信号線を介
して該中央処理装置へ伝達し、該中央処理装置か
らの割込み受付信号をデイジ・チエーンにより前
記各周辺装置へ順次伝搬させる様に構成されたシ
ステムに於いて、少なくとも１つの前記周辺装置
内にデイジ・チエーン終了の指示情報を記憶する
手段を設け、該指示情報がセツトされている周辺
装置は、前記割込み受付信号を受け取つたときに
自装置が割込み要求を出していない場合には前記
中央処理装置に対して通知することで前記中央処
理装置を応答待ち状態から復帰させる様に構成す
る。 〔産業上の利用分野〕 本発明は、複数の周辺装置を縦続接続し、中央
処理装置からの割込み受付信号をデイジ・チエー
ンにより割込み要求を出した周辺装置迄次々に伝
搬していく割込み処理方法及びそれを実施する為
の割込み処理装置に関する。 〔従来の技術〕 第７図はデイジ・チエーンを採用した従来例の
構成図である。図中、CPUは中央処理装置、Ｕ
１〜Unは周辺装置、DBはデータバス、IRRは割
込み要求信号、Dinは割込み受付信号、Doutは後
段へ出力される割込み受付信号、C1′〜Co′は制御
部である。 第７図に於いて、各周辺装置Ｕ１〜Unからの
割込み要求信号IRRは共通の信号線を介して中央
処理装置CPUへ送出される。例えば、周辺装置
Unが割込み要求信号IRRを送出したとする。中
央処理装置CPUは割込み要求信号IRRを受信し、
割込み処理が可能になると割込み受付信号Dinを
送出する。これを最初に受け取つた周辺装置Ｕ１
の制御部C1′は、自装置が割込み要求を出してい
ないので、割込み受付信号Doutを後段の周辺装
置Ｕ２への割込み受付信号Dinとして送出する。
この様にして割込み受付信号が次々と伝搬され割
込み要求信号IRRを送出した周辺装置Unまで伝
達されると制御部Co′はデータバスを介してベク
タアドレスを中央処理装置へ送出して自装置に対
する割込み処理ルーチンを起動させる。 〔発明が解決しようとする問題点〕 第７図に於いて、割込み要求信号IRRを伝達す
る信号線にノイズがのり、これが割込み要求信号
IRRとして中央処理装置CPUで認識されてしま
うことがある。この場合、中央処理装置CPUは、
割込み受付信号を送出するが、いずれの周辺装置
Ｕ１〜Unからも応答が無いために中央処理装置
CPUは応答待ちの状態を継続し、無駄な時間を
費やすことになつてしまう。 この様な問題を解決する為に、タイマを設けて
応答待ち状態が所定の時間以上継続した場合に
は、タイムアウトとして待機状態から強制的に復
旧させることも考えられるが、タイムアウトする
までの時間を十分にとらないと通常の動作のとき
に支障をきたす恐れがあるので、タイマの設定時
間をある程度長くする必要があり無駄な待機時間
の発生は免れない。 本発明は上記の問題点に鑑みてなされたもので
あり、誤つて割込み要求信号IRRが伝達された場
合に、中央処理装置CPUが応答待ちの状態から
速やかに復旧できる様にして無駄な待ち時間を削
減することを目的とするものである。 〔問題点を解決する為の手段〕 上記問題点は、複数の周辺装置Ｕ１〜Unから
の割込み要求信号IRRを共通の信号線を介して中
央処理装置CPUへ伝達し、割込み要求信号に応
答して中央処理装置からの割込み受付信号Dinを
デイジ・チエーンにより各周辺装置へ順次伝搬さ
せ、周辺装置からの応答に基づいて中央処理装置
が割込み処理を実行する割込み処理方法に於い
て、デイジ・チエーンにより前段から伝搬されて
きた割込み受付信号が後段への割込み受付信号
Doutとして伝搬するのを強制終了させるための
指示をする終了指示情報SETを中央処理装置の
制御により、複数の周辺装置のうちの任意の１つ
に予め記憶させる第１ステツプと、複数の周辺装
置から発生された割込み要求に応答して中央処理
装置が割込み受付信号を出力する第２ステツプ
と、終了指示情報がセツトされている周辺装置で
は、自装置が割込み要求信号を出していない場合
でも、前段から伝搬されてきた割込み受付信号の
後段への伝搬を強制終了し、且つ中央処理装置が
応答待ち状態から復帰することを指示する終了通
知信号Dendを前記中央処理装置へ出力する第３
ステツプと、終了通知信号に応答して、中央処理
装置が応答待ちの状態から復帰する第４ステツプ
とを含み、中央処理装置による終了指示情報の初
期設定によりデイジ・チエーンの終端を可変とす
ることで解決される。 ここで、前記終了指示情報をデイジ・チエーン
の最終段の周辺装置Unに記憶させ、割込み受付
信号がデイジ・チエーンの最終段まで伝搬された
ときに最終段を含むいずれの周辺装置も割込み要
求を出していない場合は終了通知信号を中央処理
装置へ送出することで異常を通知する様にしても
良い。 また、上記の問題は、割込み要求信号IRRを出
力する手段と、割込み要求信号に応答して中央処
理装置CPUから出力される割込み受付信号Din又
はデイジ・チエーンの前段からの割込み受付信号
を入力信号として受け、自装置が割込み要求信号
を出していない場合には割込み受付信号を後段へ
の出力信号Doutとして伝搬する制御手段Cnと、
デイジ・チエーンによる割込み受付信号の伝搬の
強制終了を指示する終了指示情報SETを記憶す
る手段Rnとを具備し、制御手段は、終了指示情
報がセツトされた状態で、割込み受付信号を受信
した場合には、自装置が割込み要求を出していな
くても、中央処理装置の応答待ち状態の解除を指
示する終了通知信号Dendを出力することでも解
決される。 〔作用〕 即ち、本発明では第１図の如く周辺装置内にデ
イジ・チエーン終了の指示情報を記憶するレジス
タR1を設け、これがセツトされ且つ自装置が割
込み要求をしていない状態で、割込み受付信号
Dinを受け取つたときには速やかに終了通知信号
Dendを中央処理装置CPU送出することで、中央
処理装置CPUを応答待ち状態から復旧させて無
駄な待機時間の削減を図る。 〔実施例〕 以下、図を参照して本発明の割込み処理方法及
び装置を詳細に説明する。第１図は本発明の原理
構成図である。図中、R1〜Roはレジスタ、C1〜
Coは制御部、SETは終了指示情報、IRR1〜IRRo
は各周辺装置内で発生する割込み要求、Dendは
終了通知信号である。尚、第７図と同一部位は同
一符号で示してある。正常時のデイジ・チエーン
を用いた割込み処理は第７図の従来例と同じであ
るので、ここではノイズ等により擬似的割込み要
求が発生した場合の動作を説明する。 レジスタR1〜Roは、１ビツトのレジスタであ
り、一種のフラグである終了指示情報を記憶す
る。終了指示情報は、中央処理装置CPUからデ
ータバスDBを介して任意の位置の１つの周辺装
置内のレジスタにセツトされる。例えば、周辺装
置UoのレジスタRoに終了指示情報がセツトされ
ていると仮定する。何れの周辺装置Ｕ１〜Unに
於いても割込み要求IRR1〜IRRoが発生していな
い状態で、中央処理装置がノイズを割込み要求信
号IRRとみなして割込み受付処理を開始すると、
割込み受付信号Dinが周辺装置Ｕ１へ送出され
る。レジスタR1には終了指示情報がセツトされ
ていないので、割込み受付信号Dinは制御部C1を
通過して後段の制御部C2へ入力される。レジス
タR1にも終了指示情報がセツトされていないの
で、割込み受付信号Dinは同様に次々と周辺装置
Unの制御部Cnまで伝搬される。周辺装置Unで
は、レジスタRnに終了指示情報がセツトされ、
且つ割込み要求IRRnは発生していないので、中
央処理装置CPUに対して異常を通知する為に１
ビツトの終了信号Dendが送出される。終了信号
Dendを受信した中央処理装置CPUはそれまでの
応答待ち状態から復旧して、予め決められたエラ
ー処理等を行う。 上記の例ではデイジ・チエーンの最終段に終了
指示情報をセツトしたが、デイジ・チエーンの途
中にある任意の位置の周辺装置にセツトすれば、
デイジ・チエーンの終了位置をプログラムで任意
に設定することができる。これは、デイジ・チエ
ーンに接続されている優先度の低い一部の周辺装
置からの割込み要求を一時的に無視して処理を行
いたい場合に有効である。 また、第１図では全ての周辺装置Ｕ１〜Unに
本発明を適用しているが、一部の周辺装置、例え
ば最後段の周辺装置のみに本発明のレジスタRn
及び制御部Cnを設けても良い。 第２図は制御部の一例を示す回路図である。図
中、Ｇ１，Ｇ２はANDゲート、Ｉ１，Ｉ２はイ
ンバータであり、第１図と同一部位は同一符号で
示す。尚、IRRとIRR′は実質的に同じである。
以上のとおり、本発明によればノイズ等による
誤動作により割込み要求が発生した場合でも、
CPUの無駄な待ち時間が削減され、また任意の
位置でデイジ・チエーンを切断できるので、その
時々の処理上で不必要な装置からの割込み要求を
無視することができるため、処理の効率化を図る
ことができる。
誤動作により割込み要求が発生した場合でも、
CPUの無駄な待ち時間が削減され、また任意の
位置でデイジ・チエーンを切断できるので、その
時々の処理上で不必要な装置からの割込み要求を
無視することができるため、処理の効率化を図る
ことができる。
第１図は本発明の原理構成図、第２図は制御部
の一例を示す回路図、第３図はレジスタがセツト
されていないときのタイミング図、第４図はレジ
スタがセツトさているときのタイミング図、第５
図は本発明を適用した割込みコントローラの構成
図、第６図は本発明を適用した割込みコントロー
ラの構成図、第７図は従来例の構成図である。 図において、CPUは中央処理装置、Ｕ１，Ｕ
２〜Unは周辺装置、DBはデータバス、IRRは割
込み要求信号、Dinは割込み受付信号、Doutは後
段へ出力される割込み受付信号、R1〜Rnはレジ
スタ、C1〜Cnは制御部、SETは終了指示情報、
Dendは終了通知信号、RVはレジスタ、BFはス
リーステートバツフア、を示す。
の一例を示す回路図、第３図はレジスタがセツト
されていないときのタイミング図、第４図はレジ
スタがセツトさているときのタイミング図、第５
図は本発明を適用した割込みコントローラの構成
図、第６図は本発明を適用した割込みコントロー
ラの構成図、第７図は従来例の構成図である。 図において、CPUは中央処理装置、Ｕ１，Ｕ
２〜Unは周辺装置、DBはデータバス、IRRは割
込み要求信号、Dinは割込み受付信号、Doutは後
段へ出力される割込み受付信号、R1〜Rnはレジ
スタ、C1〜Cnは制御部、SETは終了指示情報、
Dendは終了通知信号、RVはレジスタ、BFはス
リーステートバツフア、を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数の周辺装置Ｕ１〜Unからの割込み要求
信号IRRを共通の信号線を介して該中央処理装置
CPUへ伝達し、 前記割込み要求信号IRRに応答して前記中央処
理装置からの割込み受付信号Dinをデイジ・チエ
ーンにより前記各周辺装置Ｕ１〜Unへ順次伝搬
させ、前記周辺装置Ｕ１〜Unからの応答に基づ
いて前記中央処理装置CPUが割込み処理を実行
する割込み処理方法に於いて、 前記デイジ・チエーンにより前段から伝搬され
てきた前記割込み受付信号Dinが後段への割込み
受付信号Doutとして伝搬するのを強制終了させ
るための指示をする終了指示情報SETを中央処
理装置CPUの制御により、前記複数の周辺装置
Ｕ１〜Unのうちに任意の１つに予め記憶させる
第１ステツプと、 前記複数の周辺装置Ｕ１〜Unから発生された
割込み要求に応答して前記中央処理装置CPUが
割込み受付信号Dinを出力する第２ステツプと、 前記終了指示情報SETがセツトされている周
辺装置では、自装置が割込み要求信号IRRを出し
ていない場合でも、前段から伝搬されてきた割込
み受付信号Dinの後段への伝搬を強制終了し、且
つ前記中央処理装置CPUが応答待ち状態から復
帰することを指示する終了通知信号Dendを前記
中央処理装置へ出力する第３ステツプと、 前記終了通知信号Dendに応答して、前記中央
処理装置CPUが応答待ちの状態から復帰する第
４ステツプとを含み、 前記中央処理装置CPUによる終了指示情報
SETの初期設定により前記デイジ・チエーンの
終端を可変とすることを特徴とする割込み処理方
法。 ２ 前記終了指示情報SETを前記デイジ・チエ
ーンの最終段の周辺装置Unに記憶させ、前記割
込み受付信号Dinが前記デイジ・チエーンの最終
段まで伝搬されたときに最終段を含むいずれの周
辺装置も割込み要求を出していない場合は前記終
了通知信号Dendを前記中央処理装置CPUへ送出
することで異常を通知することを特徴とする特許
請求の範囲第１項記載の割込み処理方法。 ３ 割込み要求信号IRRを出力する手段と、 前記割込み要求信号IRRに応答して中央処理装
置CPUから出力される割込み受付信号Din又はデ
イジ・チエーンの前段からの割込み受付信号Din
を入力信号として受け、自装置が割込み要求信号
IRRを出していない場合には前記割込み受付信号
Dinを後段への出力信号Doutとして伝搬する制御
手段Cnと、 前記デイジ・チエーンによる前記割込み受付信
号Dinの伝搬の強制終了を指示する終了指示情報
SETを記憶する手段Rnとを具備し、 前記制御手段Cnは、該終了指示情報SETがセ
ツトされた状態で、前記割込み受付信号Dinを受
信した場合には、自装置が割込み要求を出してい
なくても、前記中央処理装置CPUの応答待ち状
態の解除を指示する終了通知信号Dendを出力す
ることを特徴とする割込み制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321905A JPH01162967A (ja) | 1987-12-18 | 1987-12-18 | 割込み処理方法及び装置 |
| US07/282,778 US5119496A (en) | 1987-12-18 | 1988-12-12 | Method and apparatus for interrupt processing in a computer system having peripheral units connected in a daisy chain |
| EP88311870A EP0321240B1 (en) | 1987-12-18 | 1988-12-15 | Method and apparatus for interrupt processing |
| KR1019880016806A KR910007727B1 (ko) | 1987-12-18 | 1988-12-16 | 인터럽트 처리방법 및 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321905A JPH01162967A (ja) | 1987-12-18 | 1987-12-18 | 割込み処理方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162967A JPH01162967A (ja) | 1989-06-27 |
| JPH0574111B2 true JPH0574111B2 (ja) | 1993-10-15 |
Family
ID=18137712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321905A Granted JPH01162967A (ja) | 1987-12-18 | 1987-12-18 | 割込み処理方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5119496A (ja) |
| EP (1) | EP0321240B1 (ja) |
| JP (1) | JPH01162967A (ja) |
| KR (1) | KR910007727B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237692A (en) * | 1990-11-09 | 1993-08-17 | Ast Research Inc. | Internal interrupt controller for a peripheral controller |
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