JPS61138354A - デユアル・バス型高速デ−タ処理回路 - Google Patents
デユアル・バス型高速デ−タ処理回路Info
- Publication number
- JPS61138354A JPS61138354A JP26022884A JP26022884A JPS61138354A JP S61138354 A JPS61138354 A JP S61138354A JP 26022884 A JP26022884 A JP 26022884A JP 26022884 A JP26022884 A JP 26022884A JP S61138354 A JPS61138354 A JP S61138354A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bus
- dma
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２ ベージ
産業上の利用分野
本発明はマイクロ・コンピュータ・システムに適用可能
なデュアル・バス型高速データ処理回路に関するもので
ある。
なデュアル・バス型高速データ処理回路に関するもので
ある。
従来の技術
従来のバス型高速データ処理回路では、第３図に示すよ
うに、単一のデータ・バス１上にＣＰＵ（マイクロ・プ
ロセッサ）２、ＤＭＡＣ（ＤＭＡコントローラ）３、メ
モリ４、ｌ１０（入出力）デバイス６が、それぞれデー
タ線６〜７とデータ・バス１と接続して構成されること
がよく行なわれる。ＤＭＡデータ転送は、メモリ４とＩ
１０デバイス６の間で行なわれるが、この制御はＤＭＡ
Ｃ５により行なわれ、ＤＭＡデータ転送中、ＣＰＵ１の
データ線６はハイ・インピーダンスとなり、ＣＰＵ１は
データ・バス１と電気的に切断されていた。
うに、単一のデータ・バス１上にＣＰＵ（マイクロ・プ
ロセッサ）２、ＤＭＡＣ（ＤＭＡコントローラ）３、メ
モリ４、ｌ１０（入出力）デバイス６が、それぞれデー
タ線６〜７とデータ・バス１と接続して構成されること
がよく行なわれる。ＤＭＡデータ転送は、メモリ４とＩ
１０デバイス６の間で行なわれるが、この制御はＤＭＡ
Ｃ５により行なわれ、ＤＭＡデータ転送中、ＣＰＵ１の
データ線６はハイ・インピーダンスとなり、ＣＰＵ１は
データ・バス１と電気的に切断されていた。
発明が解決しようとする問題点
このような従来の回路では、ＤＭＡデータ転送時にＣＰ
Ｕが休止状態となり、例えばＩ１０デバイスからメモリ
へＤＭＡ転送されたデータをＣＰＵで処理することを繰
り返し行なうシステムの場合、データ・バスはＣＰＵと
ＤＭＡＣが排他的に使用−するだめ全体のシステム効率
は（１）式のようになり、データ量が多いとき問題であ
った。
Ｕが休止状態となり、例えばＩ１０デバイスからメモリ
へＤＭＡ転送されたデータをＣＰＵで処理することを繰
り返し行なうシステムの場合、データ・バスはＣＰＵと
ＤＭＡＣが排他的に使用−するだめ全体のシステム効率
は（１）式のようになり、データ量が多いとき問題であ
った。
面し、Ｐは従来技術のシステム効率、七〇（４）Ｕはｉ
番目のＣＰＵのデータ処理時間、ｔＤ高 はｉ番目の
ＤＭＡデータ転送時間、ｎは繰返し回数を示す。
番目のＣＰＵのデータ処理時間、ｔＤ高 はｉ番目の
ＤＭＡデータ転送時間、ｎは繰返し回数を示す。
本発明はかかる点に鑑みてなされたもので、（１）式の
システム効率を（２）式で達成可能な高速データ処理回
路を提供することを目的としている。
システム効率を（２）式で達成可能な高速データ処理回
路を提供することを目的としている。
（ｉ） （ｉ−１））
Ｐ′＝１／〔Σ ｍａｘ（ｔＤＭＡ、ｃＰＵ１＝２
＋ｔＤ讐Ａ 」−１Ｃ’Ｐ’Ｕ 〕 ・川用・・（２
）問題点を解決するだめの手段 本発明は上記問題点を解決するため、データ・バスをデ
２アル構造とし、さらにメモリを二つのブロックに分け
て、ＣＰＵからのメモリアクセス・処理とＤＭＡデータ
転送を並列で実行可能とすることによシ、システム効率
の向上を得るものである。
）問題点を解決するだめの手段 本発明は上記問題点を解決するため、データ・バスをデ
２アル構造とし、さらにメモリを二つのブロックに分け
て、ＣＰＵからのメモリアクセス・処理とＤＭＡデータ
転送を並列で実行可能とすることによシ、システム効率
の向上を得るものである。
作 用
本発明は上記した構成により、ＣＰＵのデータ処理とＤ
ＭＡデータ転送の繰返しにおいて、二つのメモリのうち
一方をデータ転送用に、他方をデータ処理用に使用する
ものとすれば、例えばＩ１０デバイスからメモリへＤＭ
Ａ転送されたデータをＣＰＵで処理することを繰り返す
場合、メモリ・ブロック１へのＤＭＡ転送（ｔＤ管Ａ）
、メモリ・ブロック２へのＤＭＡ転送（ｔ（２））とメ
モリ・ＭＡ メモリ・ブロック２のデータ処理（ｔ ）、以ＰＵ 下回様にて実現できる。したがってｎ回の繰返し処理に
おいてシステム効率Ｐ′は（２）式で与えられ、５、、
−、。
ＭＡデータ転送の繰返しにおいて、二つのメモリのうち
一方をデータ転送用に、他方をデータ処理用に使用する
ものとすれば、例えばＩ１０デバイスからメモリへＤＭ
Ａ転送されたデータをＣＰＵで処理することを繰り返す
場合、メモリ・ブロック１へのＤＭＡ転送（ｔＤ管Ａ）
、メモリ・ブロック２へのＤＭＡ転送（ｔ（２））とメ
モリ・ＭＡ メモリ・ブロック２のデータ処理（ｔ ）、以ＰＵ 下回様にて実現できる。したがってｎ回の繰返し処理に
おいてシステム効率Ｐ′は（２）式で与えられ、５、、
−、。
（１）式の単一バス構成のシステム効率Ｐと比較してＰ
′〉Ｐとなり、システム効率の高い高速データ処理回路
を実現できる。
′〉Ｐとなり、システム効率の高い高速データ処理回路
を実現できる。
実施例
第１図は本発明のデュアル・バス型高速データ処理回路
の一実施例を示すブロック図である。第１図において、
１はデータ・バスＡ、２はデータ・バスＢであって、デ
ュアル・バスを成す。３はＣＰＵ（マイクロ・プロセン
サ）、４はＤＭＡＣ（ＤＭＡコントローラ）、５はメモ
リ＃１．６はメモＩＪ＃：２．７はｌ１０（入出力）デ
バイスである。８はＭＵＸ（マルチ・プレクサ）であっ
てＤＭＡ動作中信号１６により切換えられるＭＵＸｓＡ
とデータ選択信号９により切り換えられるＭＵＸｓＡ
、ｓＢで構成される。ＣＰＵ３のデータ線１ｏはデータ
・バスＡ１と接続される。ＤＭＡ Ｃ４の７’−夕１１
ＡｉｊＭＵＸｓＡを中継して、１伏動作中信号１６がオ
フのときデータ線ｌｌＢ１ＤＭＡ動作中信号１６がオン
のときデータ線１１Ｃと接続される。メモリ＃１６のデ
ータ線１２Ａ６ベー７ はＭＵＸ８Ｂを中継して、データ選択信う９がオフのと
きデータ線１２Ｂ１データ選択信号９がオンのときデー
タ線１２Ｃと接続される。同様に、メモリ＃２６のデー
タ線１３ＡはＭ Ｕ Ｘ ｓ Ｃを中継して、データ選
択信号９がオフのときデータ線１３Ｂ１データ選択信号
９がオンのときデータ線１３Ｇと接続される。またデー
タ線１１Ｂ、１２Ｂ。
の一実施例を示すブロック図である。第１図において、
１はデータ・バスＡ、２はデータ・バスＢであって、デ
ュアル・バスを成す。３はＣＰＵ（マイクロ・プロセン
サ）、４はＤＭＡＣ（ＤＭＡコントローラ）、５はメモ
リ＃１．６はメモＩＪ＃：２．７はｌ１０（入出力）デ
バイスである。８はＭＵＸ（マルチ・プレクサ）であっ
てＤＭＡ動作中信号１６により切換えられるＭＵＸｓＡ
とデータ選択信号９により切り換えられるＭＵＸｓＡ
、ｓＢで構成される。ＣＰＵ３のデータ線１ｏはデータ
・バスＡ１と接続される。ＤＭＡ Ｃ４の７’−夕１１
ＡｉｊＭＵＸｓＡを中継して、１伏動作中信号１６がオ
フのときデータ線ｌｌＢ１ＤＭＡ動作中信号１６がオン
のときデータ線１１Ｃと接続される。メモリ＃１６のデ
ータ線１２Ａ６ベー７ はＭＵＸ８Ｂを中継して、データ選択信う９がオフのと
きデータ線１２Ｂ１データ選択信号９がオンのときデー
タ線１２Ｃと接続される。同様に、メモリ＃２６のデー
タ線１３ＡはＭ Ｕ Ｘ ｓ Ｃを中継して、データ選
択信号９がオフのときデータ線１３Ｂ１データ選択信号
９がオンのときデータ線１３Ｇと接続される。またデー
タ線１１Ｂ、１２Ｂ。
１３Ｃはデータ・バスＡ１とデータ線１１Ｃ，１２Ｃ。
１３Ｂはデータ・バスＢ２とそれぞれ接続される。
またＩ１０デバイス７のデータ線１４はデータ・バスＢ
２と接続される。１５はＤＭＡ転送完了をＤ Ｍ Ａ
Ｃ４からＣＰＵ３へ知らせる割込み信号である。このよ
うな構成における回路の動作は第２図の流れ図で示され
る。これはＩ１０デバイス７からメモリ＃１５またはメ
モリ＃２６へのＤＭＡ転送とＣＰＵ３により転送データ
を処理する繰返し処理の例である。図２においてＳＥＬ
はデータ選択信号９である。１７の実行によりメモリ＃
１５はデータ・バスＡ１と接続され、メモリ＃２６はデ
ータ・バスＢ２と接続される。すなわち、メ７ベー ・ モリ＃１５はＣＰＵ３とメモリ＃２６はＩ１０デバイス
７とそれぞれデータ・バスＡ１、データ・バスＢ２にて
通信路が形成される。１８のＤＭＡ転送によりデータは
Ｉ１０デバイス７からメモリ＃２６へ転送される。これ
をＤＭＡＣ４が制御を行なう。ただし、ＤＭＡ１ｌｊｌ
始以前はＤＭＡ転送中信号１６はオフであるからＤＭＡ
Ｃ４はデータ・バスＡ１と接続されており、ＣＰＵ３か
らＤＭＡＣ４に対するＤＭＡ転送開始指令の伝送を行な
い、ＤＭＡＣ４を起動する必要がある。一度ＤＭＡ転送
に入るとＤＭＡ転送中信号１６はオンになり、ＤＭＡＣ
４はデータ・バスＢ２と接続されＩ１０デバイス７とメ
モリ＃１５またはメモリ＃２６の制御可能状轡となる。
２と接続される。１５はＤＭＡ転送完了をＤ Ｍ Ａ
Ｃ４からＣＰＵ３へ知らせる割込み信号である。このよ
うな構成における回路の動作は第２図の流れ図で示され
る。これはＩ１０デバイス７からメモリ＃１５またはメ
モリ＃２６へのＤＭＡ転送とＣＰＵ３により転送データ
を処理する繰返し処理の例である。図２においてＳＥＬ
はデータ選択信号９である。１７の実行によりメモリ＃
１５はデータ・バスＡ１と接続され、メモリ＃２６はデ
ータ・バスＢ２と接続される。すなわち、メ７ベー ・ モリ＃１５はＣＰＵ３とメモリ＃２６はＩ１０デバイス
７とそれぞれデータ・バスＡ１、データ・バスＢ２にて
通信路が形成される。１８のＤＭＡ転送によりデータは
Ｉ１０デバイス７からメモリ＃２６へ転送される。これ
をＤＭＡＣ４が制御を行なう。ただし、ＤＭＡ１ｌｊｌ
始以前はＤＭＡ転送中信号１６はオフであるからＤＭＡ
Ｃ４はデータ・バスＡ１と接続されており、ＣＰＵ３か
らＤＭＡＣ４に対するＤＭＡ転送開始指令の伝送を行な
い、ＤＭＡＣ４を起動する必要がある。一度ＤＭＡ転送
に入るとＤＭＡ転送中信号１６はオンになり、ＤＭＡＣ
４はデータ・バスＢ２と接続されＩ１０デバイス７とメ
モリ＃１５またはメモリ＃２６の制御可能状轡となる。
１９はＤＭＡＣ４が所定のデータをＩ１０デバイス７か
らメモリ＃２６へ転送完了したことをＣＰＵ３へＤＭＡ
’ＩＱ完了割込み信号１５をオンにして通告するまでの
待ちである。
らメモリ＃２６へ転送完了したことをＣＰＵ３へＤＭＡ
’ＩＱ完了割込み信号１５をオンにして通告するまでの
待ちである。
２ｏは次のＤＭＡ転送を行なうだめにデータ選択信号９
の切換えである。これによりメモリ＃１６１メモリ＃２
６のデータ・バスＡ１またはデータ・バスＢ２の接続が
切り換わる。２１のＤＭＡ転送と２２のデータ処理は並
列で行なわれる。すなわち−ステップ前にＤＭＡ転送さ
れたデータの処理が行なわれている間に次のデータをメ
モリへＤＭＡ転送しておくことでシステム効率を上げて
いる。
の切換えである。これによりメモリ＃１６１メモリ＃２
６のデータ・バスＡ１またはデータ・バスＢ２の接続が
切り換わる。２１のＤＭＡ転送と２２のデータ処理は並
列で行なわれる。すなわち−ステップ前にＤＭＡ転送さ
れたデータの処理が行なわれている間に次のデータをメ
モリへＤＭＡ転送しておくことでシステム効率を上げて
いる。
２３は１９同様ＤＭＡ転送完了待ちである。２４で規定
繰返しを判断して、２０，２１，２２，２３を繰り返し
、繰返し終了、後２５によシデータ選択信号の切換えを
行なう。この段階でメモリに最終ＤＭＡ転送により転送
されたデータが残っているので、これを２６によシデー
タ処理を行ない全てのデータ転送、データ処理のサイク
ルを終了する。
繰返しを判断して、２０，２１，２２，２３を繰り返し
、繰返し終了、後２５によシデータ選択信号の切換えを
行なう。この段階でメモリに最終ＤＭＡ転送により転送
されたデータが残っているので、これを２６によシデー
タ処理を行ない全てのデータ転送、データ処理のサイク
ルを終了する。
発明の効果
以上述べてきたように、本発明によれば、きわめてシス
テム効率のよいデータ処理回路が構成でき、実用的にき
わめて有用である。
テム効率のよいデータ処理回路が構成でき、実用的にき
わめて有用である。
第１図は本発明の一実施例におけるデュアル・バス型高
速データ処理回路を示すブロック図、第２図は本発明の
実施例の動作を示す流れ図、第３ｅ ページ 図は従来の単一バス型高速データ処理回路を示すブロッ
ク図である。 １・・・・・・データ・バスＡ、２・・・・・・データ
・バスＢ１３・・・・・・ＣＰＵ、４・・・・・・ＤＭ
Ａコントローラ、５・・・・・・メモリ＃１．６・・・
・・・メモリ＃２、了・・・・・・Ｉ１０デバイス、８
・・・・・・マルチプレクサ、９・・・・・・データ選
択信号、１０〜１４・・・・・・データ線、１５・・・
・・・ＤＭＡ転送完了割込み信号、１６・・・・・・Ｄ
ＭＡ動作中信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （ＤＭ／ＩＣ１ Ｃ〜９−−−データ線
速データ処理回路を示すブロック図、第２図は本発明の
実施例の動作を示す流れ図、第３ｅ ページ 図は従来の単一バス型高速データ処理回路を示すブロッ
ク図である。 １・・・・・・データ・バスＡ、２・・・・・・データ
・バスＢ１３・・・・・・ＣＰＵ、４・・・・・・ＤＭ
Ａコントローラ、５・・・・・・メモリ＃１．６・・・
・・・メモリ＃２、了・・・・・・Ｉ１０デバイス、８
・・・・・・マルチプレクサ、９・・・・・・データ選
択信号、１０〜１４・・・・・・データ線、１５・・・
・・・ＤＭＡ転送完了割込み信号、１６・・・・・・Ｄ
ＭＡ動作中信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （ＤＭ／ＩＣ１ Ｃ〜９−−−データ線
Claims (1)
- マイクロ・プロセッサ（ＣＰＵ）、直接メモリアクセス
（ＤＭＡ）コントローラ（ＤＭＡＣ）、メモリ、ならび
に入出力装置から構成され、前記マイクロ・プロセッサ
があらかじめ前記メモリに生成した処理データを前記Ｄ
ＭＡコントローラにより前記メモリから出力デバイスへ
の高速データ転送、または前記ＤＭＡコントローラによ
り入力デバイスから前記メモリへの高速データ転送され
たデータを前記マイクロ・プロセッサで処理するシステ
ムにおいて、データ・バスを二重にし、前記メモリを二
ブロックに分割することにより、前記ＣＰＵからのメモ
リ・アクセスと前記ＤＭＡコントローラによるデータ転
送を並列で行なうことを可能にしたデュアル・バス型高
速データ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26022884A JPS61138354A (ja) | 1984-12-10 | 1984-12-10 | デユアル・バス型高速デ−タ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26022884A JPS61138354A (ja) | 1984-12-10 | 1984-12-10 | デユアル・バス型高速デ−タ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61138354A true JPS61138354A (ja) | 1986-06-25 |
Family
ID=17345128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26022884A Pending JPS61138354A (ja) | 1984-12-10 | 1984-12-10 | デユアル・バス型高速デ−タ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61138354A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302251A (ja) * | 1987-03-13 | 1995-11-14 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
| US6546019B1 (en) * | 1998-03-09 | 2003-04-08 | Fujitsu Limited | Duplex memory control apparatus |
| EP1703402A1 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Data processing system with fault tolerant communication paths |
| JP2012155479A (ja) * | 2011-01-25 | 2012-08-16 | Nec Corp | データ転送制御装置、データ転送制御方法およびプログラム |
-
1984
- 1984-12-10 JP JP26022884A patent/JPS61138354A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302251A (ja) * | 1987-03-13 | 1995-11-14 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
| US6546019B1 (en) * | 1998-03-09 | 2003-04-08 | Fujitsu Limited | Duplex memory control apparatus |
| EP1703402A1 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Data processing system with fault tolerant communication paths |
| JP2012155479A (ja) * | 2011-01-25 | 2012-08-16 | Nec Corp | データ転送制御装置、データ転送制御方法およびプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0981508A (ja) | 通信方法及び装置 | |
| US5119496A (en) | Method and apparatus for interrupt processing in a computer system having peripheral units connected in a daisy chain | |
| JPS61138354A (ja) | デユアル・バス型高速デ−タ処理回路 | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| JPS6162961A (ja) | 入出力機器 | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JPS6269348A (ja) | デ−タ転送装置 | |
| JPH0410031A (ja) | マイクロプログラム制御装置 | |
| JPS63153635A (ja) | デ−タ転送速度指定方式 | |
| JPH0267665A (ja) | インタフェイス回路 | |
| JPS62245464A (ja) | 電子計算機システムのｄｍａ制御装置 | |
| JP2638505B2 (ja) | バスインタフェース装置 | |
| JPH04245340A (ja) | 拡張システム監視方式 | |
| JPH05257883A (ja) | データ処理装置 | |
| JPS6240565A (ja) | メモリ制御方式 | |
| JPH0658655B2 (ja) | シリアルｉ／ｏ方式 | |
| JPH04148262A (ja) | 同報転送装置 | |
| JPS63300346A (ja) | Ｄｍａ制御方式 | |
| JPS62145345A (ja) | 直接メモリアクセス間隔制御方式 | |
| JPS58146921A (ja) | バス結合システムの高速デ−タ転送装置 | |
| JPS6084656A (ja) | デ−タ転送終了認識方式 | |
| JPS63228256A (ja) | 入出力制御回路 | |
| JPS6097461A (ja) | デ−タバス制御回路 | |
| JPH0784969A (ja) | データ転送システム | |
| JPH05159042A (ja) | 画像処理装置 |