JPH0267665A - インタフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタル・シグナル・プロセッサ（ＤＳＰ）等のシリ
アル入出力インタフェイス回路に関し、小さな回路規模
で、インタフェイス回路を構成するレジスタを効率良く
用いることを目的とし、シリアルデータを一時保持する
レジスタを２段構成にし、いずれか一方の段のレジスタ
を２つのレジスタで構成し、他方の段のレジスタを１つ
のレジスタで構成し、前記１つのレジスタのビット幅は
前記２つのレジスタの合計のビット幅より小さくなるよ
うに構成する。

（産業上の利用分野） 本発明は、ディジタル・シグナル・プロセッサ（ＤＳＰ
）等のシリアル入出力インタフェイス回路に関する。

今日、ディジタル・シグナル・プロセッサは通信等の分
野で広く用いられている。一般に、入力されるシリアル
データに対してＤＭＡ転送を行なう場合、あるいはＤＭ
Ａ転送にてシリアルデータを出力する場合、ＤＭＡ転送
は、実行中の命令が終了してから行われる。連続データ
を扱い、かつ多サイクルを要する処理を行なうような場
合には、ディジタル・シグナル・プロセッサ内部の入出
力インタフェイス回路は、入力されたデータを一時保持
しておくレジスタを具備することが必要となる。

〔従来の技術〕

第５図はディジタル・シグナル・ブロセッ量すに内蔵さ
れている従来のシリアル入出力インタフェイス回路のブ
ロック図である。第５図（Ａ）はこのうち入力インタフ
ェイス回路に関し、第５図（Ｂ）は出力インタフェイス
回路に関する。

第５図（Ａ）において、入力インタフェイス回路は図示
するようにシフトレジスタ（以下、単にレジスタという
）の２段構成である。１段目はレジスタ（ＳＩＯ）１１
及び１２からなり、２段目はレジスタ（Ｓｌｌ）１３及
び１４からなる。各レジスタ１１〜１４は、例えば８ビ
ツト構成である。シリアルなデータは１段目のレジスタ
１１に与えられる。レジスタ１２はレジスタ１１からデ
ータを受は取る。２段目のレジスタ１３及び１４はそれ
ぞれ、１段目のレジスタ１１及び１２からデータを受は
取る。レジスタ１３及び１４の出力は、ディジタル・シ
グナル・プロセッサの内部バス１５にパラレル形式で転
送される。制御部１６はレジスタ１１〜１４に制御信号
を送り、次のとおり制御する。いま、入力データは１６
ビツト幅であるとする。入力データは順次レジスタ１１
に与えられ、８ビツト分格納されると、これらのデータ
をレジスタ１２に転送する。このようにして、レジスタ
１１及び１２に合計１６ビツトが格納されると、制御部
１６からのデータ転送を示す制御信号に応答して、それ
ぞれ２段目のレジスタ１３及び１４にデータを転送する
。

第５図（Ｂ）に示す出力インタフェイス回路は、第４図
（Ａ）に示す入力インタフェイス回路と同様に２段構成
である。レジスタ２１及び２２は１段目を構成し、レジ
スタ２３及び２４は２段目を構成する。レジスタ２１及
び２２は内部バス１６からデータをパラレルで受は取る
。レジスタ２１及び２２に格納されたデータはそれぞれ
、２段目のレジスタ２３及び２４に転送される。レジス
タ２４の出力はレジスタ２３に転送され、このときレジ
スタ２３のデータはシリアルなデータ出力として外部に
与えられる。レジスタ２１〜２４は制御回路２６により
、次のとおり制御される。すなわち、内部バス１５から
のデータは、レジスタ２１及び２２に一時保持される。

このデータは制御回路２６からの所定のタイミングで、
１６ビツト単位でレジスタ２３及び２４に転送される。

転送されたデータを受は取ったレジスタ２４はレジスタ
２３にデータを転送する。レジスタ２３はレジスタ２４
からのデータを受は取る一方、シリアルなデータを外部
に出力する。

以上のようにシリアル入出力インタフェイスを構成する
ことで、連続するデータであっても逐次処理することが
できる。

〔発明が解決しようとする課題〕

しかしながら、上記のような従来のシリアル入出力イン
タフェイス回路は以下の問題点を有する。

ディジタル・シグナル・プロセッサを実際に通信システ
ム等に用いる場合は、データのビット数をある程度可変
して用いることが一般的である。

例えば、上記の従来例において、回路は最大１６ビツト
幅を処理できるが、必要に応じて８ビツトのデータ幅で
データ処理を行なう場合がある。この場合、従来の入出
力回路では１段目のレジスタに１６ビツト分が全部揃っ
てから２段目のレジスタに転送しているため、８ビツト
分のデータ、換言すれば１段目の１つのレジスタは役に
立っておらず実質的に余分なものとなっている。従って
、レジスタを効率良く用いることができなかった。

従って、本発明は上記問題点を解決し、小さな回路規模
で、インタフェイス回路を構成するレジスタを効率良く
用いることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のインタフェイス回路の原理ブロック
図である。図示するブロック構成は入力インタフェイス
回路に関するものであるが、信号の方向を逆にすれば（
図中の矢印を逆方向にすれば）、出力インタフェイス回
路になる。

インタフェイス回路は１段目をレジスタ３１で構成し、
２段目をレジスタ３２及び３３で構成する。レジスタ３
１のビット幅はレジスタ３２及び３３の合計のビット幅
より小さい。例えば、シリアルな入力データは最大１６
ビツト幅であるとすれば、各レジスタ３１〜３３を８ピ
ッ１−のレジスタで構成する。

〔作用） 入力データは順次レジスタ３１に格納される。

そして、８ビツト分のデータ（上位）が格納されると、
この８ビツトデータはレジスタ３２に転送される。引き
続きレジスタ３１は再び入力データを順次格納して行く
。そして、再び８ビツト分のデータ（下位）が格納され
ると、この８ピツｌ〜データはレジスタ３３に転送され
る。このように、１６ビツト幅のデータを処理する場合
には先行する８ビツト分のデータを保持する。実際の用
途においては、１６ビツトのデータにおいて、８ビツト
分保持できれば十分である。また、入力データが１６ビ
ツトから８ビツトに切替った場合には、同様先行する８
ビツト分のデータを保持覆る。従来のように、８ビツト
幅の入力データに対して１６ビツトを保持することはな
い。これにより、インタフェイス回路内のレジスタの容
量を減らして、レジスタを効率良く用いることができる
。

〔実施例〕

以下、本発明の実施例を図を参照して説明する。

第２図は本発明の一実施例のブロック図である。

第２図（Ａ）は入力インタフェイス回路を示し、第２図
（Ｂ）は出力インタフェイス回路をボす。

第２図（Ａ）において、入力インタフェイス回路は１段
目をレジスタ（８１０）４１で構成し、２段目（Ｓ　Ｉ
　１　）をレジスタ４２及び４３で構成する。入力デー
タが最大１６ビツト幅の場合、レジスタ４１〜４３はそ
れぞれ８ビツト幅の容量を持つ。レジスタ４１はシリア
ルな入力データを１ビツトずつ受は取る。８ビツト分の
入力データがレジスタ４１に格納されると、この８ピッ
ミル分のデータはいずれか一方のレジスタ、例えばレジ
スタ４２に与えられる。次の８ビツト分のデータがレジ
スタ４１に格納されると、この８ビツト分のデータは他
方のレジスタ、先の例ではレジスタ４３に与えられる。

レジスタ４２及び４３に格納されたデータは、内部バス
１５に転送される。以上の動作は、データ入力のタイミ
ングを制御する制御回路４６で制御される。

第３図（△）は、第２図（Δ）に示す入力インタフェイ
ス回路の動作タイミング図である。レジスタ４１には第
３図（Ａ）の（ａ）に示す入力同期信号に同期して、（
ｂ）に示す入力データが最上位ビットＤＯから順に与え
られる。レジスタ４１は制御部４６からの（Ｃ）に示す
出き込みクロックの立上りに同期して、入力データを１
ビツトずつ取り込む。取り込まれた入力データは１ビツ
トずつ、レジスタ４１内をシ゛ノドする。このようにし
て、レジスタ４１内に８ビツト分の入力データが格納さ
れると、制御部４６は２段目のレジスタ４２に制御信号
〈例えば、占ぎ込みクロックの立下りに同期する）を与
え、レジスタ４１のデータをレジスタ４２に転送させる
。これにより、レジスタ４２のデータは有効（ｖａｌｉ
ｄ）になる。

一方、入力データのビットＤ７に続くビットＤ８以降の
データは、占き込みクロックに同期してレジスタ４１内
に１ビツトずつ書き込まれる。そして、８ビツト分の入
力データが占き込まれると、制御部４６からの制御信号
により、この入力データをレジスタ４３に転送させる。

そして、転送されたレジスタ４３内のデータは有効（ｖ
ａｌｉｄ）になる。

このように１６ビツト幅の入力データに対し、レジスタ
４１に８ビツトずつデータを格納した後、８ビツトのレ
ジスタ４２又は４３のいずれか一方に転送している。従
って、入力データが連続している場合でも確実に処理で
きる。また、１６ビツト幅のデータを処理中に８ビツト
幅のデータに切替った場合でも、レジスタを無駄なく効
率良く用いることができる。

第２図（Ｂ）に示す出力インタフェイス回路において、
１段目をレジスタ５１及び５２で構成し、２段目をレジ
スタ５３で構成している。入力インタフェイス回路と同
様に、各レジスタ５１〜５３は８ビツト幅の容量を持つ
。レジスタ５１及び５２にはパラレル形式で、内部バス
１５からデータが転送される。レジスタ５１及び５２の
データは、交互にレジスタ５３に与えられる。レジスタ
５３に格納されたデータは、外部にシリアル形式で出力
される。制御部５６はレジスタ５１〜５３の動作を制御
する。

第３図（Ｂ）は第２図（Ａ）の出力インタフェイス回路
の動作タイミング図である。出力づべきデータが１６ビ
ツト幅の場合、レジスタ５１及び５２にはパラレル形式
でデータが古き込まれる。

この状態で、制御部５６は第３図（Ｂ）の（ｄ）に示す
データ転送を指示する制御信号を、レジスタ５１及び５
２のどちらか一方に与える。例えばレジスタ５１にこの
制御信号が与えられた場合、上位の８ビットＤＯ−Ｄ７
がレジスタ５１からレジスタ５３に転送される。そして
、（Ｃ）の読み出しクロックの立上りに同期して、レジ
スタ５３からシリアル形式でデータが出力される。この
とぎ、（ａ）に示す出力同期信号がピットＤｏの転送と
ともに生成される。そして、８ビツト分のすべてのデー
タがレジスタ５３から転送されると、制御部５６はレジ
スタ５２に（ｄ）に示す制御２１１信号（図の２発目の
パルス）を与える。これにより、レジスタ５２からレジ
スタ５３へ下位の８ビツトＤ８〜Ｄ１５のデータが転送
される。そして（Ｃ）に示ず読み出しりＯツクに同期し
て１ビツトずつ外部に転送される。

第４図は、本発明をディジタル・シグナル・プロセッサ
に適用した場合の構成例を示す図である。

図示するようにディジタル・シグナル・プロセッサ６０
はプログラムシーケンス部６１と、アドレス演算部６２
と、内部ＲＡＭ６３と、演算部６４と、特殊レジスタ／
カウンタ部６５と、入力インタフェイス６６と、出力イ
ンタフェイス部６７と、内部バス６８とを具備している
。外部からのデータ入力はシリアル形式で入力インタフ
ェイス部６６に与えられ、出力インタフェイス６７がら
のデータ出力はパラレル形式で外部に出力される。

入力インタフェイス部６６及び出力インタフェイス部６
７はそれぞれ第２図（Ａ）及び第２図（Ｂ）に示す回路
で構成されている。従って、本発明を適用したディジタ
ル・シグナル・プロセッサ６０は、一般のものに比べ小
型でインタフェイス部のレジスタを効率良く使用してい
る。逆に、一般のものと同一サイズとすれば、レジスタ
の容量が減った分だけ他の機能を持たせることができる
。

以上、本発明の詳細な説明した。上記実施例では最大ビ
ット幅が１６ビツトであったが、３２ビツト以上の場合
でも同様に実施できる。

〔発明の効果〕

以上説明したように、本発明によれば、小さな回路規模
で、インタフェイス回路を構成するレジスタを効率良く
用いることができ、ディジタル・シグナル・ブロセッυ
等に適用できる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図（Ａ＞は本発明実施例の入力インタフェイス回路
のブロック図、 第２図（Ｂ）は本発明実施例の出力インタフェイス回路
のブロック図、 第３図（Ａ）は第２図（Ａ）に示す入力インタフェイス
回路の動作タイミング図、 第３図（Ｂ）は第２図（Ｂ）に示す出力インタフェイス
回路の動作タイミング図、 第４図は本発明の一適用例の１０ツク図、第５図（Ａ）
は従来の入力インタフェイス回路のブロック図、及び 第５図（Ｂ）は従来の出力インタフェイス回路のブロッ
ク図である。 図において、 １５は内部バス、 ３１〜３３はレジスタ、 ４１〜４３はレジスタ、 ５１〜５３はレジスタ、 ４６゜ ５６は制御部 を示す。

Claims (1)

【特許請求の範囲】
1. シリアルデータを一時保持するレジスタを２段構成にし
   、いずれか一方の段のレジスタを２つのレジスタ（３２
   、３３）で構成し、他方の段のレジスタを１つのレジス
   タ（３１）で構成し、前記１つのレジスタ（３１）のビ
   ット幅は前記２つのレジスタ（３２、３３）の合計のビ
   ット幅より小さいことを特徴とするインタフェイス回路
   。