JPS60138636A - 汎用パイプライン演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明はパイプライン方式を用いてデータを高速演算す
る演算処理装置に係り、特に複数の演算モジュールを個
々にデータバスに接続し、必要とする演算段数と必要と
する演算順序を設定することで、任意の数の演算モジュ
ールがデータバスにサイクルモードでアクセスすること
を可能とし、パイプライン方式で高速に且つ自由にパイ
プラインの流れを変えて演算結果を得ることが出来る汎
用パイプライン演算装置に関する。

（ｂ）従来技術と問題点・ 従来のパイプライン方式を用いたデータの高速演算処理
装置は種々の演算モジュールを−っのパイプで接続した
ものと、複数のパイプに演算モジュールを夫々接続した
ものとがある。前者は限定さ−れた処理を行う場合は高
速に処理が行えるが、パイプラインの流れを変えること
が不可能であるため、汎用の処理が行えない。後者の場
合はパイプラインの流れを任意に変えられるが、演算モ
ジ−ニールの数が多くなるとデータバスの数が多くな一
す、ハードウェアの量が膨大となって経済的でないとい
う欠点がある。

（Ｃ）発明の目的 本発明の目的は上記欠点を除くため、複数の演算モジュ
ールを一本のデータバスに個々に接続し、必要とする演
算モジュールの段数とその演算モジュールの動作順位を
設定することで、指、定設数の演算モジュールがサイク
ルモードで前記データバスをアクセスすることを可能と
し、各演算モジュールの処理結果をパイプライン方式で
処理するもので、各演算のパイプラインの流れを自由に
設定し得る汎用パイプライン演算装置を提供することに
ある。

（ｄ）発明の構成 本発明の構成はパイプライン方式を用いてデータを高速
演算する演算処理装置において、メモリと、該メモリか
ら読出したデータを演算する複数の演算モジュールと、
前記メモリと該複数の演算モジュールとの間に介在して
メモリから読出されたデータを演算モジュールに転送し
、演算モジュールで演算されたデータをメモリに転送し
て書込ませるための制御を行うバッファと、前記演算モ
ジュールの演算タイミングと必要とする演算モジュール
の段数を選択する信号と前記バッファのデータ転送タイ
ミングとを与える演算制御モジュールとを設け、前記演
算モジュールを個々にデータバスに接続し、各演算モジ
ュール間のパイプライン処理を行う場合、前記演算制御
モジュールに必要とする演算段数を、前記演算モジュー
ルに動作順位を夫々指示することで任意の演算モジュー
ルを任意の動作順位でパイプライン方式により接続し、
各演算モジュールのデータの転送はサイクルモードで行
うようにしたものである。

（６）発明の実施例 第１図は本発明を適用した画像処理装置の構成例を示す
ブロック図である。中央処理装置ｌはコモンバス１３を
介してアドレス制御モジュール２、画像メモリ３、演算
制御モジュール４、演算モジュー）Ｌｔ５，６．・・・
、８を制御する。アートレス制御モジュール２の指示す
るアドレスで画像メモリ３はリードデータバス１０を経
てバッファ９にデータを続出して送出し、ライトデータ
バス１１を経てバッファ９から送られるデータを書込む
。バッファ９は演算制御モジュール４から与えられる出
力イネーブル信号によりローカ／Ｌ／バス１２に画像メ
モリ３から送られたデータを送出する。演算モジュール
５，６．・・・、８は中央処理装置１から演算すべき順
番が指示される。そして演算制御モジュール４から与え
られるクロックと該クロックの順番を指示するカウンタ
出力により、中央処理装置１から指示された順番番カウ
ンタ出力の順番を照合する。そして該照合結果が一致し
た演算モジュールが順次ローカルバス１２のデータをラ
ッチして演算する。

第２図は演算モジューフレの動作状態を説明する図であ
る。第２図は演算モジュール５，６．７゜８の順に演算
し、演算モジュール８の出力を画像メモリ３に取り込む
場合を示す。まず画像メモリ３から処理すべき画像デー
タがリードデータバス１０を経てバッファ９に読出され
、演算モジュール５は中央処理装置ｌから指示された動
作タイミングのクロックを検出するとローカルバス１２
から画像Ｏを取り込み、該画像Ｏを処理して画像■とし
てローカルバス１２に送出する。演算モジュール６は中
央処理装置１から指示された動作タイミングのクロック
を検出するとローカルバス１２から画像■を取込み、該
画像■を処理して画像■としてローカルバス１２＝仁送
出する。演算モジュール７は中央処理装置１から指示さ
れた動作タイミングのクロックを検出するとローカルバ
ス１２から画像■を取込み、該画像■を処理して画像■
としてローカルバス１２に送出する。演算モジュール８
は中央処理装置１から指示された動作タイミングのクロ
ックを検出するとローカルバス１２から画像■を取込み
、該画像■を処理して画像■としてローカルバス１２に
送出する。バッファ９は演算制御モジュール４から与え
られる最終演算モジュールが動作するタイミングクロッ
クにより前記画像■を取込み、画像メモリ３にライトデ
ータバス１１を経て書込む。

第３図は画像メモリ３のリードデータバス１０及びライ
トデータバス１１のタイミングを説明する図である。リ
ードデータはリードレディ信号と共に画像メモリ３から
リードデータバス１０に送出され、バッファ９は該リー
ドレディ信号でリードデータを受領すると共にリードア
クノリッジ信号で受領したことを回答する。又ライトデ
ータはライトレディ信号と共にライトバス１１にバッフ
ァ９より送出され、画像メモリ３はライトレディ信号で
ライトデータを受領すると共にライトアクノリッジ信号
で受領したことを回答する。このように所謂ハンドシェ
イク方式でデータの送受を行う。

第４図は第２図に示す如く演算モジュールを４段パイプ
ライン接続して処理する場合の動作タイミングを説明す
るタイムチャートである。リードデータは前記の如くリ
ードレディ信号と共に画像メモリ３より送出される。演
算制御モジュール４はリードレディ信号でリードアクノ
リッジ信号とタイミングクロックを作成し、演算モジュ
ール５〜８に供給する。又同時に出力イネーブル信号を
作成してバッファ９に供給する。この出力イネーブル信
号は中央処理装置１から演算モジュールを４段とする指
示が演算制御モジュール４に与えられているため１〜４
迄送出される。この場合ローカルバス１２上ではローカ
ルデータ即ちバッファ９に読出された画像Ｏに続いて演
算モジュール５で処理された画像■が、続いて演算モジ
ュール６で処理された画像■が、続いて演算モジュール
７で処理された画像■が、続いて演算モジュール８で処
理された画像■が順次出力される。演算制御モジュール
４は中央処理装置１がら指定された段数の演算処理が済
むとバッファ９を制御して画像■をライトデータとして
ライトバス１１に送出させると共にライトレディ信号を
送出する。画像メモリ３はライトアクノリッジ信号を送
出して応答する。

上記説明は演算モジュールが５．６，７．８の順に動作
するように説明したが中央処理装置１から各演算モジュ
ールに動作順位を指示することで自由にその順番は変更
することが出来る。例えば演算モジュール８，６，７．
５の順に動作させることも可能である。このようにする
ことでパイプラインの流れを自由に変えることが出来る
。

第５．６．７図は本発明の一実施例を示す回路のブロッ
ク図で、第５図はバッファ９の、第６図は演算制御モジ
ュール４の、第７図は演算モジュール５〜８の詳細ブロ
ック図である。第５図において、リードデータバス１０
より画像メモリ３から送出されたデータが入る。ＮＡＮ
Ｄ回路１９は端子０ＥＮＩ、０ＥＮ２．０ＥＮ３，０Ｅ
Ｎ４から入る出力イネーブル信号が総て“１”の時“０
”を送出しドライバ１５，１６，１７．１８を駆動し、
ローカルバス１２にリードデータバス１０から入るデー
タを送出する。又出力イネーブル信号のいずれか一つ、
即ち端子０ＥＮ１〜４の内一つ力び０″の時は演算モジ
ュール５〜８のどれかの演算出力がローカルバス１２に
乗る。ローカルバス１２の演算出力は０ＥＮ４の出力イ
ネーブル信号が“０”の時ラッチ回路２４にランチされ
、レシーバ２０，２１，２２．２３によりライトデータ
バス１１に送出される。

第６図において、端子ＲＤＲＤＹからリードレディ信号
が入りフリップフロップ３０をセントする。端子ＣＬＫ
より入るクロックはＮＯＴ回路３２を経てＮＡＮＤ回路
３４でフリ・ノブフロ・ノブ３０の出力と共にタイミン
グクロックを作成して端子Ｔ　ＣＬ、により送出される
。フリ・ノブフロップ３０の出力はＮＯＴ回路３３を経
て端子ＲＤ入ＣＫよりリードアクノリッジ信号として送
出すされる。

又同時にカウンタ３６にイネーブル信号として送出され
る。従ってカウンタ３６はクロ・ツクに同期して計数を
開始する。カウンタ３６の計数値は端子ＣＴＮＯ−Ｘよ
り順次送出される。それと同時に該計数値はデシメルデ
コーダ３５と比較回路４２にも送出される。デシメルデ
コーダ３５は入力計数値が例えば“００”の時出力イネ
ーブル信号０ＥＮＩを０”とし、０１”の時０ＥＮ２を
０″とし、“１０″の時０ＥＮ３を“０”とし、“１１
″の時０ＥＮ４を０″とする。そして“１００”となる
と０ＥＮ１〜４を総て“１″とする。コモンバス１３か
ら中央処理装置１の指示が入り、レジスタ４１には演算
モジュールを４段とする指示が端子ＳＴＢから入るスト
ローブ信号により格納される。レジスタ４１の内容は比
較回路４２に送られ、カウンタ３６の計数値と比較され
る。比較回路４２はカウンタ３６の計数値が１００″と
なるとＮＯＴ回路３１を経てフリップフロップ３０をリ
セットし、ＮＯＲ回路３７を経てカウンタ３６をリセッ
トし、ＮＯＴ回路３８を経てフリップフロップ３９をセ
ントする。フリップフロップ３９がセットされるとＮＯ
Ｔ回路４０を経て端子ＷＲＲＤＹにライトレディ信号を
送出する。フリップフロップ３９は端子ＷＲＡＣＫから
ライトアクノリッジ信号が入るとりセソ１−される。

又フリップフロップ３０及び３９は端子ＲＥＳＥＴから
初期時リセット信号がはいるとりセントされる。

第７図において、コモンバス１３より中央処理装置１が
指示する演算順位が端子ＳＴＢから入るストローブ信号
でレジスタ５２に格納される。レジスタ５２の内容は比
較回路５１で端子ＣＮＴ　Ｏ〜Ｘから入る第６図カウン
タ３６の計数値と比較される。比較回路５１はレジスタ
５２の指定値と同じになるとＮＯＴ回路５０及びＮＯＲ
回路４６を経て端子ＴＣＬＫから入るタイミングクロッ
クをランチ回路４５に送る。ランチ回路４５はタイミン
グクロックによりローカルバス１２のデータをランチし
、演算回路４７にそのランチしたデータを送る。演算回
路４７で演算されたデータはバッファ４８に格納され、
ＯＲ回路４９を経て端子ＲＤ　Ａ　ＣＫから入るリード
アクノリッジ信号と比較回路５１の出力とによりローカ
ルバス１２に送出される。

（ｆ）発明の詳細 な説明した如く、本発明は複数の演算モジュールを一本
のデータバスに個々に接続１２、必要とする演算モジュ
ールの段数とその演算モジュールの動作順位を設定する
ことで、指定段数の演算モジュールがサイクルモードで
前記データバスをアクセスすることが可能となり、各演
算モジ立−ルの処理結果をパイプライン方式で処理する
ため、各演算のパイプラインの流れを自由に設定するこ
とが出来る。

【図面の簡単な説明】

第１図は本発明を適用した画像処理装置の構成例を示す
ブロック図、第２図は演算モジュールの動作状態を説明
する図、第３図は画像メモリのリードデータバス及びラ
イトデータバスのタイミングを説明する図、第４図は第
２図に示す如く演算モジュールを４段パイプライン接続
して処理するブロック図で、第５図はバッファ、第６図
は演算制御モジュール、第７図は演算モジュールの詳細
ブロック図である。 １は中央処理装置、２はアドレス制御モジュール、３は
画像メモリ、４は演算制御モジュール、５．６．８は演
算モジュール、９，４８はバッファ１５．１６．１７．
１８はドライバ、２０，２１．２２．２３はレシーバ、
２４．４５はランチ回路、３０．３９はフリップフロッ
プ、３５はデシメルデコーダ、３６はカウンタ、４１．
５２はレジスタ、４２．５１は比較回路、４７は演算回
路である。 茅　１　目 榮２　菖

Claims (1)

【特許請求の範囲】
1. パイプライン方式を用いてデータを高速演算する演算処
   理装置において、メモリと、該メモリから読出したデー
   タを演算する複数の演算モジュールと、前記メモリと該
   複数の演算モジュールとの間に介在してメモリから読出
   されたデータを演算モジュールに転送し、演算モジュー
   ルで演算されたデータをメモリに転送して書込ませるた
   めの制御を行うバッファと、前記演算モジュールの演算
   タイミングと必要とする演算モジュールの段数を選択す
   る信号と前記バッファのデータ転送タイミングとを与え
   る演算制御モジュールとを設け、前記演算モジュールを
   個々にデータバスに接続し、各演算モジュール間のパイ
   プライン処理を行う場合、前記演算制御モジュールに必
   要とする演算段数を、前記演算モジュールに動作順位を
   夫々指示することで任意の演算モジュールを任意の動作
   順位でパイプライン方式により接続し、各演算モジュー
   ルのデータの転送はサイクルモードで行うようにしたこ
   とを特徴とする汎用パイプライ゛／演算装置。