JPS63271635A - 高速演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パイプライン演算器を用いた高速演算処理装
置に関し、更に詳しくは、演算速度の向上に関する。

（従来の技術） メインプロセッサの機能を強化するために、メインプロ
セッサにバスを介してパイプライン演算器を接続するこ
とが行われている。

パイプライン演算器は、プログラマからはメインプロセ
ッサの一部としてみえる。即ち、プログラマは、メイン
プロセッサの命令とパイプライン演算器の命令も混在さ
せて記）１．でき、命令セットが増加したようにみえる
。

該パイプライン演算器は、メインプロセッサと密結合さ
れ、メインプロセッサと同期をとりながら所定の演算処
理を実行することになる。

ところで、従来のこの種の高速演算装置は、第５図に示
すように１台のメインプロセッサ１に対して１台のパイ
プライン演算器２がバス３を介して接続されていた。

これに対し、第６図に示すように１台のメインプロセッ
サ１に対して２台のパイプライン演算器２．４をバス３
を介して接続し、２台のパイプライン演算器２，４で並
列処理を行わせることにより、演算処理時間を１／２に
短縮することができる。

ここで、パイプライン演算器２と４の間の通信はメイン
プロセッサ１を介して行われることになる。

（発明が解決しようとする問題点） しかし、メインプロセッサ１の処理速度はパイプライン
演算器２．４に比べて遅い。

このために、例えばパイプライン演算器２と４の間の通
信に’ＩＱｍｓ以上の時間を要することになり、結果的
にパイプライン演算器２，４の処理速度を非常に低下さ
せることになる。

本発明は、このような点に鑑みてなされたものであって
、その目的は、パイプライン演算器相互間の通信に要す
る時間を短縮することによって装置全体の処理速度を高
めることにある。

（問題点を解決するだめの手段） 前記した問題点を解決づる本発明は、メインプロセッサ
と、複数のパイプラインｍｉｉと、これらメインプロセ
ッサと各パイプライン演算器とを接続するバスと、前記
各パイプライン演算器相互を接続する信号線とで構成さ
れ、前記バスを介してメインプロセッサと各パイプライ
ン演算器との間の通信が行われ、前記信号線を介してパ
イプライン演算器相互間の通信がメインプロセッサの動
作とは独立に行われることを特徴とするものである。

（作用） 本発明によれば、メインプロセッサの動作から独立した
状態でパイプライン演算器相互間の通信を行うことが゛
でき、メインプロセッサに対してｎ台のパイプライン演
算器が接続される場合の装置全体の処理時間を１台のパ
イプライン演算器が接続されている場合に比べて１／ｎ
に短縮することができる。

（実施例） 以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は本発明の一実施例を示すブロック図であり、第
５図及び第６図と同一部分には同一符号を付けてその再
説明は省略する。第１図において、５はパイプライン演
算器２，４で共有されるメモリ、６はパイプライン演算
器２からパイプライン演算器４にリクエスト信号Ａ１を
伝送する信号線、７はパイプライン演算器４からパイプ
ライン演算器２にフラグ信号Ｂ１を伝送する信号線、８
はパイプライン演算器４からパイプライン演算器２にリ
クエスト信号△２を伝送する信号線、９はパイプライン
演剛器２からパイプライン演算器４にフラグ信号Ｂ２を
伝送する信号線である。

各パイプライン演算器２，４は、メインプロセッサ１と
の間でバス３を介して通信を行うことができると共に、
パイプライン演算器２，４相互間でもメインプロセッサ
１とは独立に信号線６〜９を介して通信を行うことがで
きる。ここで、リクエスト信号Ａ１．Ａ２及びフラグ信
号Ｂ１．Ｂ２は、パイプライン演算器２．４の処理動作
中にメインプロセッサ１とは独立に授受されることから
、通信に要する時間は１μｓ以下である。

尚、これらリクエスト信号△１．Ａ２及びフラグ信号Ｂ
１．Ｂ２の授受関係は、例えば次のように設定されてい
る。即し、パイプライン演算器２がリクエスト信号Ａ１
を出力すると、パイプライン演算器４はフラグ信号Ｂ１
を出力してリクエスト状態が続いていることをパイプラ
イン演算器２に知らせる。この状態では、パイプライン
演算器２は更にリクエスト信号Ａ１を出力することはで
きない。一方、パイプライン演算器４はパイプライン演
算器２からのリクエスト信号Ａ１を検知することによっ
てフラグ信号Ｂ１をクリアし、パイプライン演算器２側
にリクエスト信号△１を認識したことを伝える。これら
の関係は、パイプライン演算器４がリクエスト信号△２
を出力してパイプライン演算器２がフラグ信号８２を出
力する場合にも同様であって、２台のパイプライン演算
器２．４の同期化が図れる。このようなリクエスト・信
号Ａ１．Ａ２はパイプライン演算器２．４の内部で例え
ば３２のレベルに分けられていて、３台以上にパイプラ
イン演算器を拡張した場合に、どのパイプライン演算器
からのリクエスト信号かを知ることができる。

このように構成された装置の動作について説明づる。

メモリ５には未処理の生データが格納されている。パイ
プライン演算器２．４はメインプロセッサ１から起動が
かかることにより、例えばメモリ５の前半に格納されて
いるデータに対してはパイプライン演算器２が処理し、
メモリ５の後半に格納されているデータに対してはパイ
プライン演算器４が処理するというように、メモリ５に
格納されているデータを分担して並列に第１の処理を行
う。各パイプライン演算器２，４はそれぞれ並び換えた
データをメモリ５に格納した後、互いに他方からリクエ
スト信号Ａ１．Ａ２が出力されているかを調べる。そし
て、リクエスト信号が来てい’Ｘ　ｔＪればリクエスト
信号を出力して相手からのリクエスト信号が加えられる
まで持ち、リクエスト信号が加えられている場合には相
手にリクエスト信号を出ツノして、次の第２の処理に入
る。

これにより、各パイプライン演算器２，４における第１
の処理が終了した後に第２の処理を開始することができ
、この時点でパイプライン演算器２．４を同期化するこ
とができる。

このような一連の動作の流れをフローヂャートで示すと
第２図のようになる。

第３図は、前述の動作においてパイプライン演算器２の
処理が先に終了した場合の信号の授受の説明図である。

時刻１．において、メインプロセッサ１から加えられる
起動パルスに従って、各パイプライン演算器２．４は第
１の処理を開り１１する。

時刻１．において、パイプライン演算器２は第１の処理
を終了してリクエスト信号Ａ１をパイプライン演算器４
に送出する。この時点ではパイプライン演算器４は第１
の処理を実行中であり、フラグ信号Ｂ１をパイプライン
演算器２に出力してリクエスト状態が続いていることを
知らせる。そして、時刻ｔ２において、パイプライン演
算器４での第１の処理が終了すると、パイプライン演算
器４はフラグ信＠Ｂ１をクリアしてパイプライン演算器
２にリクエスト信号△２を出力する。これにより、パイ
プライン演算器２．４は時刻ｔ２で同期化され、第２の
処理を開始することになる。

第４図は本発明の他の実施例を示すブロック図であり、
第１図と同一部分には同−ｎ８を付けて示している。第
４図において、１０は２，４と同様なパイプライン演算
器であり、バス３を介してメインプロセッサ１に接続さ
れている。１１はパイプライン演算器４からパイプライ
ン演算１１０にリクエスト信号△３を伝送する信号線、
１２はパイプライン演算器１０からパイプライン演算器
４にフラグ信号［３３を伝送する信号線、１３はパイプ
ライン演障器１０からパイプライン演算器４にリクエス
ト信８Ａ４を伝送する信号線、１４はパイプライン演算
器４からパイプライン演算器１０にフラグ信号Ｂ４を伝
送ザる信号線、１５はパイプライン演算器１０からパイ
プライン演算器２にリクエスト信号Δ５を伝送する信号
線、１６はパイプライン演障器２からパイプライン演算
器１０にフラグ信号Ｂ５を伝送する信号線、１７はパイ
プライン演算器２からパイプライン演算器１０にリクエ
スト信号へ６を伝送する信号線、１８はパイプライン演
は器１０からパイプライン演算器２にフラグ信号Ｂ６を
伝送する信号線である。

このような構成において、各パイプライン演算器２，４
．１０はリクエスト信号△１〜へ６の状態を調べてそれ
がどこのパイプライン演算器から送られてきたものかを
区別できることから、並列処理を行うことができる。こ
れら３台のパイプライン演算器２．４．１０での並行処
理のためには、処理が終了した時点で他の２台ヘリクエ
スト信号を出力し、他のすべてのパイプライン演算器か
らリクエスト信号が加えられた時点で次の処理に移るよ
うにすることにより、３台の同期をとることができる。

又、パイプライン演算器を区別できる機能を使うことに
より、第１の処理については、例えばパイプライン演算
器２．４で同期をとりながら並列処理を行い、それと並
行してパイプライン演ＣＩＸ　Ｂ１０で第２の処理を実
行しながらこれら第１の処理及び第２の処理が終了した
時点で第３の処理を開始するということも可能である。

このように構成することにより、複数ｎ台のパイプライ
ン演口器を並列に作動させることができ、演算時間を１
台の場合の１／ｎに短縮できる。

又、各パイプライン演算器として全く同一のものを用い
ることにより、必要に応じた高速化が容易になる。

又、リクエスト信号の識別レベル数と等しい数（ＩｒＡ
えば３２）までパイプライン演算器を並列化できる。

更に、リクエスト信号の識別機能を用いることにより、
演専方法にあった並列化を構築できる。

（発明の効果） 以上説明したように、本発明によれば、パイプライン演
算器相互間の通イ３に要する時間を短縮することができ
、装回全体の処理速度を高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作の流れを示すフローチャート、第３図は第
２図にお４プる信号の流れを示す説明図、第４図は本発
明の他の実施例を示すブロック図、第５図及び第６図は
それぞれ従来の装置のブロック図である。 １・・・メインプロセッサ ２．４．１０・・・パイプライン演算器３・・・バス　
　　　　　　５・・・メモリ６〜９．１１〜１４．１５
〜１８・・・信号線特許出願人　横河メディカルシステ
ム株式会社第２図 第３図 角第４　図

Claims (1)

【特許請求の範囲】
1. メインプロセッサと、複数のパイプライン演算器と、こ
   れらメインプロセッサと各パイプライン演算器とを接続
   するバスと、前記各パイプライン演算器相互を接続する
   信号線とで構成され、前記バスを介してメインプロセッ
   サと各パイプライン演算器との間の通信が行われ、前記
   信号線を介してパイプライン演算器相互間の通信がメイ
   ンプロセッサの動作とは独立に行われることを特徴とす
   る高速演算処理装置。