JP2944111B2 - リクエスト制御方法及び記憶制御装置 - Google Patents
リクエスト制御方法及び記憶制御装置Info
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- JP2944111B2 JP2944111B2 JP24447189A JP24447189A JP2944111B2 JP 2944111 B2 JP2944111 B2 JP 2944111B2 JP 24447189 A JP24447189 A JP 24447189A JP 24447189 A JP24447189 A JP 24447189A JP 2944111 B2 JP2944111 B2 JP 2944111B2
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Description
【発明の詳細な説明】 ［概 要］ 記憶制御装置において、あるプライオリティポートに
入力されたブロックフェッチリクエストがプライオリテ
ィを取られた後も，同じプライオリティポートを共有す
る他のアクセス源からのリクエストを受け付け可能にし
て，アクセス処理の効率を高めることを目的とし， それぞれ複数の処理装置により共有される複数のプラ
イオリティポートを有し、処理装置との間のデータバス
のバス幅に対して主記憶装置との間のデータバスのバス
幅がｎ倍（ｎ＞１）であるような記憶制御装置におい
て， ある処理装置から、データ長がｌ（１＜ｌ≦ｎ）のブ
ロックフェッチリクエストがプライオリティポートに入
力されて、そのプライオリティ回路によりそのプライオ
リティが取られ，主記憶装置にリクエストが送出される
ことが決定されたとき，その後ｌ−１サイクルの間は，
同一処理装置から続いてフェッチまたは，ブロックフェ
ッチのリクエストが発信されたならば，プライオリティ
ポートに該リクエストがセットされるのを抑止し、該プ
ライオリティポートを共有する他の処理装置からのリク
エストがあればそのリクエストを該プライオリティポー
トにセットするように構成した。
入力されたブロックフェッチリクエストがプライオリテ
ィを取られた後も，同じプライオリティポートを共有す
る他のアクセス源からのリクエストを受け付け可能にし
て，アクセス処理の効率を高めることを目的とし， それぞれ複数の処理装置により共有される複数のプラ
イオリティポートを有し、処理装置との間のデータバス
のバス幅に対して主記憶装置との間のデータバスのバス
幅がｎ倍（ｎ＞１）であるような記憶制御装置におい
て， ある処理装置から、データ長がｌ（１＜ｌ≦ｎ）のブ
ロックフェッチリクエストがプライオリティポートに入
力されて、そのプライオリティ回路によりそのプライオ
リティが取られ，主記憶装置にリクエストが送出される
ことが決定されたとき，その後ｌ−１サイクルの間は，
同一処理装置から続いてフェッチまたは，ブロックフェ
ッチのリクエストが発信されたならば，プライオリティ
ポートに該リクエストがセットされるのを抑止し、該プ
ライオリティポートを共有する他の処理装置からのリク
エストがあればそのリクエストを該プライオリティポー
トにセットするように構成した。
［産業上の利用分野］ 本発明は、ベクトルユニットやスカラユニットなどの
複数の処理装置から主記憶装置をアクセスするために発
信されるリクエストを効率的に受け付けるようリクエス
ト制御を行うリクエスト制御方法及び記憶制御装置に関
する。
複数の処理装置から主記憶装置をアクセスするために発
信されるリクエストを効率的に受け付けるようリクエス
ト制御を行うリクエスト制御方法及び記憶制御装置に関
する。
主記憶装置が複数の処理装置によって共有されている
場合，リクエストの競合をプライオリティにより調整す
るリクエスト制御が行われる。
場合，リクエストの競合をプライオリティにより調整す
るリクエスト制御が行われる。
第４図は，このようなリクエスト制御を同う従来例回
路の構成図であり，図中VUはベクトルユニット,S0およ
びS1はスカラユニットやI/O処理装置などのベクトルユ
ニット以外の装置であり，それぞれ主記憶装置MSUに対
するアクセス源となり，リクエストを随時発信する。ま
たV0〜３はVUからのリクエストをセットするプライオリ
ティポート,P0およびP1はそれぞれS0およびS1からのリ
クエストをセットするプライオリティポート,GV0〜3,GP
0,GP1はそれぞれ対応するプライオリティポートGV0〜3,
P0,P1に対するリリース信号,PRIOは各プライオリティポ
ートリクエストについてプライオリティをとるプライオ
リティ回路,CT00およびCT01とCT10およびCT11はそれぞ
れカウンタ,PIPEは主記憶装置MSUに対する制御パイプラ
インである。
路の構成図であり，図中VUはベクトルユニット,S0およ
びS1はスカラユニットやI/O処理装置などのベクトルユ
ニット以外の装置であり，それぞれ主記憶装置MSUに対
するアクセス源となり，リクエストを随時発信する。ま
たV0〜３はVUからのリクエストをセットするプライオリ
ティポート,P0およびP1はそれぞれS0およびS1からのリ
クエストをセットするプライオリティポート,GV0〜3,GP
0,GP1はそれぞれ対応するプライオリティポートGV0〜3,
P0,P1に対するリリース信号,PRIOは各プライオリティポ
ートリクエストについてプライオリティをとるプライオ
リティ回路,CT00およびCT01とCT10およびCT11はそれぞ
れカウンタ,PIPEは主記憶装置MSUに対する制御パイプラ
インである。
従来，あるアクセス源からのブロックフェッチリクエ
ストについてプライオリティ回路PRIOでプライオリティ
が取られると，そのプライオリティポートのところにあ
るステートをｌ−１サイクルの間オンにする。これは，
ブロックフェッチのデータを，リクエスト発信元に返す
のにｌサイクルかかり，その間はその装置からのフェッ
チは処理できないために必要になる。このステートは,C
T00〜CT11のカウンタを用いて，カウンタにｌ−１をセ
ットし，カウンタが０になるまで毎サイクル−１カウン
トしてその間オンとする。ステートがオンの間に，フェ
ッチまたは，ブロックフェッチリクエストが同じプライ
オリティポートにセットされてもリリースせず，プライ
オリティを取られるのを抑止する。
ストについてプライオリティ回路PRIOでプライオリティ
が取られると，そのプライオリティポートのところにあ
るステートをｌ−１サイクルの間オンにする。これは，
ブロックフェッチのデータを，リクエスト発信元に返す
のにｌサイクルかかり，その間はその装置からのフェッ
チは処理できないために必要になる。このステートは,C
T00〜CT11のカウンタを用いて，カウンタにｌ−１をセ
ットし，カウンタが０になるまで毎サイクル−１カウン
トしてその間オンとする。ステートがオンの間に，フェ
ッチまたは，ブロックフェッチリクエストが同じプライ
オリティポートにセットされてもリリースせず，プライ
オリティを取られるのを抑止する。
前述したステートがオンの間に，該当する装置からの
フェッチまたは，ブロックフェッチリクエストがポート
にセットされ，プライオリティか取られないでいる間
は，ポートを共有する他の処理装置からのリクエストは
ポートにセットできないため，プライオリティに参加す
ることさえできない。
フェッチまたは，ブロックフェッチリクエストがポート
にセットされ，プライオリティか取られないでいる間
は，ポートを共有する他の処理装置からのリクエストは
ポートにセットできないため，プライオリティに参加す
ることさえできない。
なお，スカラユニットやIO処理装置からのフェッチ系
リクエストは，大部分ブロックフェッチであり，前述の
処理のため他装置からのリクエストに与える影響は無視
できないものがある。
リクエストは，大部分ブロックフェッチであり，前述の
処理のため他装置からのリクエストに与える影響は無視
できないものがある。
本発明は，あるプライオリティポートに入力されたブ
ロックフェッチリクエストがプライオリティを取られた
後も，同じプライオリティポートを共有する他のアクセ
ス源からのリクエストを受け付け可能にして，アクセス
処理の効果を高めることを目的としている。
ロックフェッチリクエストがプライオリティを取られた
後も，同じプライオリティポートを共有する他のアクセ
ス源からのリクエストを受け付け可能にして，アクセス
処理の効果を高めることを目的としている。
本発明，ブロックフェッチリクエストのプライオリテ
ィが取れたことを，リクエスト制御（リクエストをプラ
イオリティポートにセットするのを制御する部分）に通
知する手段を設け，リクエスト制御内に，毎処理装置毎
のステートを置き，ブロックフェッチリクエストのプラ
イオリティが取れると，リクエスト制御内のステートを
オンにすることにより，同一装置からのフェッチまた
は，ブロックフェッチリクエストを，選択してプライオ
リティポートにセットするのを抑止する。なお，ストア
リクエストについては，前述の抑止を行わないようにす
る。そして，この抑止期間中に他装置からのリクエスト
が来れば，装置間のプライオリティに関係なく，他装置
からのリクエストをプライオリティポートにセットす
る。
ィが取れたことを，リクエスト制御（リクエストをプラ
イオリティポートにセットするのを制御する部分）に通
知する手段を設け，リクエスト制御内に，毎処理装置毎
のステートを置き，ブロックフェッチリクエストのプラ
イオリティが取れると，リクエスト制御内のステートを
オンにすることにより，同一装置からのフェッチまた
は，ブロックフェッチリクエストを，選択してプライオ
リティポートにセットするのを抑止する。なお，ストア
リクエストについては，前述の抑止を行わないようにす
る。そして，この抑止期間中に他装置からのリクエスト
が来れば，装置間のプライオリティに関係なく，他装置
からのリクエストをプライオリティポートにセットす
る。
第１図は，本発明の原理的構成図である。
第１図において， １ないし４は，それぞれスカラユニットSUや入出力処
理装置IOPなどのリクエスト発信元となるアクセス源で
ある。
理装置IOPなどのリクエスト発信元となるアクセス源で
ある。
５は，各アクセス源１ないし４によって共有される主
記憶装置MSUである。
記憶装置MSUである。
６は，リクエスト制御機能をもつ記憶制御装置MCUで
ある。なお各アクセス源１ないし４との間のデータバス
幅を１としたとき,MSU5との間のバス幅はそのｎ倍とな
っている。
ある。なお各アクセス源１ないし４との間のデータバス
幅を１としたとき,MSU5との間のバス幅はそのｎ倍とな
っている。
７ないし10は，それぞれ各アクセス源１ないし４から
発信されたリクエストをセットするリクエストレジスタ
である。
発信されたリクエストをセットするリクエストレジスタ
である。
11および12は，それぞれリクエストレジスタ7,8と,9,
10とを選択転送するセレクタである。
10とを選択転送するセレクタである。
13および14は，プライオリティに参加するリクエスト
をセットするプライオリティポートである。
をセットするプライオリティポートである。
15は，プライオリティポート13,14にセットされてい
るリクエストについてプライオリティをとるプライオリ
ティ回路である。
るリクエストについてプライオリティをとるプライオリ
ティ回路である。
16および17は，それぞれセレクタ11および12を制御す
るリクエスト制御回路であり，特に本発明により，ブロ
ックフェッチリクエストが入力されてプライオリティを
取られてアクセス権を与えられたとき，そのブロックフ
ェッチのデータ長をｌとすれば（ただし１＜ｌ≦ｎ）,l
−１サイクルの間そのブロックフェッチリクエスト元ア
クセス源からのリクエストを選択せず，他のアクセス源
からリクエストがあればそのリクエストを選択し，プラ
イオリティポートへ入力させて，プライオリティに参加
させるようにする。
るリクエスト制御回路であり，特に本発明により，ブロ
ックフェッチリクエストが入力されてプライオリティを
取られてアクセス権を与えられたとき，そのブロックフ
ェッチのデータ長をｌとすれば（ただし１＜ｌ≦ｎ）,l
−１サイクルの間そのブロックフェッチリクエスト元ア
クセス源からのリクエストを選択せず，他のアクセス源
からリクエストがあればそのリクエストを選択し，プラ
イオリティポートへ入力させて，プライオリティに参加
させるようにする。
第１図において，プライオリティをとったブロックフ
ェッチリクエストのアクセス源に対するブロックデータ
転送中のリクエスト禁止は，リクエストレジスタのステ
ージで行われる。これによりプライオリティポートは他
のアクセス源に対して開放されることができ，リクエス
ト受け付けの待ち時間を短縮することができる。
ェッチリクエストのアクセス源に対するブロックデータ
転送中のリクエスト禁止は，リクエストレジスタのステ
ージで行われる。これによりプライオリティポートは他
のアクセス源に対して開放されることができ，リクエス
ト受け付けの待ち時間を短縮することができる。
第２図および第３図により本発明の実施例を説明す
る。
る。
第２図は本発明の１実施例装置の構成図，そして第３
図は第２図におけるリクエスト制御回路の実施例構成図
である。
図は第２図におけるリクエスト制御回路の実施例構成図
である。
第２図および第３図に用いられている記号は以下のも
のである。
のである。
VU:ベクトルユニット S0〜S3:スカラユニットあるいはIOP R0〜R3:S0〜S3用のリクエストレジスタ V0〜3:VU用のリクエストレジスタ SL0〜SL5:セレクタ C0,C1:リクエスト制御回路 P0,P1:プライオリティポート PRIO:プライオリティ回路 GV0〜3,GP0,GP1:ポートリリース信号 PIPE:制御パイプライン MSU:主記憶装置 L0〜3:VU用のフェッチデータレジスタ D0〜D3:S0〜S3用のフェッチデータレジスタ CT00,CT01:カウンタ CTC0:カウンタ制御回路 LPR0:リクエスト入力制御回路 ここでS0〜S3から発信されたリクエストは，それぞれ
対応するリクエストレジスタR0〜R3にセットされる。
対応するリクエストレジスタR0〜R3にセットされる。
R0〜R3のリクエストは,C0,C1の制御のもとでSL0,SL1
により選択あるいは入力を禁止される。選択されたリク
エストは，プライオリティポートP0,P1にセットされ
る。
により選択あるいは入力を禁止される。選択されたリク
エストは，プライオリティポートP0,P1にセットされ
る。
PRIOは,V0〜3,P0,P1の各リクエスト間でプライオリテ
ィを与えるリクエストを決定するが，その際MSUのバン
クビジーチェックも行う。
ィを与えるリクエストを決定するが，その際MSUのバン
クビジーチェックも行う。
プライオリティを与えられたリクエストは,PIPEへ送
られMSUへのアクセス処理が行われる。フェッチされた
データはリクエスト元に応じてD0〜D3にセットされ，ブ
ロックフェッチの場合，フェッチされたブロックデータ
はPIPEにより制御されるSL2〜SL5により順次選択されて
リクエスト元へ送出される。
られMSUへのアクセス処理が行われる。フェッチされた
データはリクエスト元に応じてD0〜D3にセットされ，ブ
ロックフェッチの場合，フェッチされたブロックデータ
はPIPEにより制御されるSL2〜SL5により順次選択されて
リクエスト元へ送出される。
ブロックフェッチリクエストの場合のステート制御は
C0,C1で行われる。第３図のカウンタCT00,CT01がその状
態を決定する。
C0,C1で行われる。第３図のカウンタCT00,CT01がその状
態を決定する。
以下，具体例により動作を説明する。
VU（ベクトルユニット）からのリクエストは，直接プ
ライオリティポートV0〜３にセットされ,PRIOで他ポー
トとのプライオリティおよびバンクビジーがチェックさ
れ，プライオリティが取られると，ポートIDが付加され
PIPEに送られ,MSUへリクエストが発信される。このとき
ポートリリース信号GV0〜３がオンになりポートが空き
になる。
ライオリティポートV0〜３にセットされ,PRIOで他ポー
トとのプライオリティおよびバンクビジーがチェックさ
れ，プライオリティが取られると，ポートIDが付加され
PIPEに送られ,MSUへリクエストが発信される。このとき
ポートリリース信号GV0〜３がオンになりポートが空き
になる。
もし，リクエストがフェッチまたは，ブロックフェッ
チならば,PIPEは,MSUのアクセスタイムにより定められ
たタイミングで,L0〜３にセット信号を送出する。この
ときポートIDにより,L0〜３のどのレジスタにデータを
セットするか定める。
チならば,PIPEは,MSUのアクセスタイムにより定められ
たタイミングで,L0〜３にセット信号を送出する。この
ときポートIDにより,L0〜３のどのレジスタにデータを
セットするか定める。
もし，リクエストがストアならば,PIPEは,MSUへリク
エスト発信するときにストアデータを送出するだけで，
それ以降は，特に処理は行わない。第２図においては，
ストアデータは，リクエストと共にV0〜３にセットされ
ているものとしてある。
エスト発信するときにストアデータを送出するだけで，
それ以降は，特に処理は行わない。第２図においては，
ストアデータは，リクエストと共にV0〜３にセットされ
ているものとしてある。
S0からのリクエストは，まずリクエストレジスタR0に
セットされる。そこでC0により,R1にあるリクエストと
のプライオリティがチェックされる。ここでプライオリ
ティが取られると，リクエストはプライオリティポート
P0に送られる。
セットされる。そこでC0により,R1にあるリクエストと
のプライオリティがチェックされる。ここでプライオリ
ティが取られると，リクエストはプライオリティポート
P0に送られる。
このとき,P0が空きまたは，ポートリリース信号GP0が
オンでないかぎり，リクエストのP0への送出は抑止され
る。また，装置IDがリクエストに付加される。
オンでないかぎり，リクエストのP0への送出は抑止され
る。また，装置IDがリクエストに付加される。
プライオリティポートP0にセットされたリクエスト
は,PRIOで他ポートとのプライオリティおよびバンクビ
ジーがチェックされ，プライオリティが取られると，ポ
ートIDが付加されてPIPEに送られ,MSUへリクエストが発
信される。このときポートリリース信号GP0がオンにな
りポートが空きになる。
は,PRIOで他ポートとのプライオリティおよびバンクビ
ジーがチェックされ，プライオリティが取られると，ポ
ートIDが付加されてPIPEに送られ,MSUへリクエストが発
信される。このときポートリリース信号GP0がオンにな
りポートが空きになる。
また,GP0はC0にも送られ，次のリクエストの発信制御
に使用される。S1〜S3からのリクエストも同様の処理が
なされる。
に使用される。S1〜S3からのリクエストも同様の処理が
なされる。
S0〜３からのリクエストがストアならばPIPEの処理は
VUの場合と同様の処理になるが，フェッチまたは，ブロ
ックフェッチの場合は，フェッチデータのセット信号を
送出するときにポートIDおよび装置IDでセットするレジ
スタ（D0〜３）を定める点が異なる。
VUの場合と同様の処理になるが，フェッチまたは，ブロ
ックフェッチの場合は，フェッチデータのセット信号を
送出するときにポートIDおよび装置IDでセットするレジ
スタ（D0〜３）を定める点が異なる。
また，ブロックフェッチのときは，データをS0〜S3に
送出するのにｌサイクル（第１図では４サイクルのつも
り）かかるので，セレクタSL2〜SL5を，順次切り換える
ためのセレクト信号がPIPEからセレクタに送られる。
送出するのにｌサイクル（第１図では４サイクルのつも
り）かかるので，セレクタSL2〜SL5を，順次切り換える
ためのセレクト信号がPIPEからセレクタに送られる。
P0または,P1にあるブロックフェッチリクエストのプ
ライオリティが取られると,C0またはC1は次のような動
作をする。（C0の例を示す）第３図のCTC0はポート装置
IDにより，どちらの装置が発信したリクエストかを認識
し，対応するカウンタCT00またはCT01に値ｌ−１をセッ
トする。
ライオリティが取られると,C0またはC1は次のような動
作をする。（C0の例を示す）第３図のCTC0はポート装置
IDにより，どちらの装置が発信したリクエストかを認識
し，対応するカウンタCT00またはCT01に値ｌ−１をセッ
トする。
カウンタCT00またはCT01は，その値が０になるまで毎
サイクル−１され,0になると，次に値がセットされるま
で０を保持するように動作する。
サイクル−１され,0になると，次に値がセットされるま
で０を保持するように動作する。
LPR0は,CT00およびCT01が０でCTC0からのカウンタセ
ット信号がオフならば，通常の動作をする。それは以下
の動作である。R0,R1のリクエストの有効なものを，装
置間のプライオリティにより選択するようにSL0を制御
し,P0が空きまたは,GP0がオンならばリクエストに装置I
Dを付加して,P0にセットする。
ット信号がオフならば，通常の動作をする。それは以下
の動作である。R0,R1のリクエストの有効なものを，装
置間のプライオリティにより選択するようにSL0を制御
し,P0が空きまたは,GP0がオンならばリクエストに装置I
Dを付加して,P0にセットする。
このとき，レジスタリリース信号GR0またはGR1をオン
にし,R0またはR1を空きにする。なお,R0またはR1が空き
になるまで処理装置は次のリクエストを発信しないもの
とする。
にし,R0またはR1を空きにする。なお,R0またはR1が空き
になるまで処理装置は次のリクエストを発信しないもの
とする。
もし,CT0が０でないならば,LPR0は,R0のリクエストの
種類により，動作が異なる。R0のリクエストがストアな
らば,CT00が０のときと同様な動作をするが，フェッチ
またはブロックフェッチならば,CT00が０になるまでの
間SLがR0を選択するのを抑止し,R1にリクエストがあれ
ば，装置間のプライオリティに関係なく,R1を選択す
る。
種類により，動作が異なる。R0のリクエストがストアな
らば,CT00が０のときと同様な動作をするが，フェッチ
またはブロックフェッチならば,CT00が０になるまでの
間SLがR0を選択するのを抑止し,R1にリクエストがあれ
ば，装置間のプライオリティに関係なく,R1を選択す
る。
ただし,R1のリクエストがフェッチまたはブロックフ
ェッチでCT01が０でないときは,R1も選択せずに，ポー
トP0が空きまたは,GP0がオンであっても，リクエストP0
にセットしないようにする。
ェッチでCT01が０でないときは,R1も選択せずに，ポー
トP0が空きまたは,GP0がオンであっても，リクエストP0
にセットしないようにする。
CT00が０でCTC0からCT00へのセット信号がオンのとき
は,CT00が０でないときと同様にLPR0は動作する。
は,CT00が０でないときと同様にLPR0は動作する。
また,CT00が０で,CTC0からCT01へのセット信号がオン
であっても,R0のリクエストに対するLPR0の動作は，セ
ット信号がオフであるときと同様になる。
であっても,R0のリクエストに対するLPR0の動作は，セ
ット信号がオフであるときと同様になる。
なおR1とCT01の動作は,R0とCT00の動作と同様であ
る。
る。
以上のように本発明によれば，ブロックチェックデー
タをリクエスト元装置へ転送中に，同一装置からのフェ
ッチまたは，ブロックフェッチリクエストをプライオリ
ティポートにセットしておく事態をさけることができ，
ブロックフェッチリクエストが他装置からのリクエスト
を受け付けに与える影響をなくすことができて,MSUに対
するアクセス効率が改善される。
タをリクエスト元装置へ転送中に，同一装置からのフェ
ッチまたは，ブロックフェッチリクエストをプライオリ
ティポートにセットしておく事態をさけることができ，
ブロックフェッチリクエストが他装置からのリクエスト
を受け付けに与える影響をなくすことができて,MSUに対
するアクセス効率が改善される。
第１図は本発明の原理的構成図，第２図は本発明の１実
施例装置の構成図，第３図はリクエスト制御回路の実施
例構成図，第４図は従来例回路の構成図である。 第１図中， １〜4:アクセス源， 5:主記憶装置MSU, 6:記憶制御装置MCU, ７〜10:リクエストレジスタ， 11,12:セレクタ， 13,14:プライオリティポート， 15:プライオリティ回路， 16,17:リクエスト制御回路。
施例装置の構成図，第３図はリクエスト制御回路の実施
例構成図，第４図は従来例回路の構成図である。 第１図中， １〜4:アクセス源， 5:主記憶装置MSU, 6:記憶制御装置MCU, ７〜10:リクエストレジスタ， 11,12:セレクタ， 13,14:プライオリティポート， 15:プライオリティ回路， 16,17:リクエスト制御回路。
Claims (2)
- 【請求項１】それぞれ複数の処理装置により共有される
複数のプライオリティポートを有し、処理装置との間の
データバスのバス幅に対して主記憶装置との間のデータ
バスのバス幅がｎ倍（ｎ＞１）であるような記憶制御装
置におけるリクエスト制御方法にして、 ある処理装置から、データ長がｌ（１＜ｌ≦ｎ）のブロ
ックフェッチリクエストがプライオリティポートに入力
されてそのプライオリティが取られ，主記憶装置にリク
エストが送出されることが決定されたとき，その後ｌ−
１サイクルの間は，同一処理装置から続いてフェッチま
たは，ブロックフェッチのリクエストが発信されたなら
ば，プライオリティポートに該リクエストがセットされ
るのを抑止し、該プライオリティポートを共有する他の
処理装置からのリクエストがあればそのリクエストを該
プライオリティポートにセット可能にすることを特徴と
するリクエスト制御方法。 - 【請求項２】それぞれ複数の処理装置により共有される
複数のプライオリティポートと、該複数のプライオリテ
ィポートにリクエストをセットする制御を行うリクエス
ト制御回路と、該複数のプライオリティポートにセット
されたリクエストの間でプライオリティをとり、アクセ
ス権の付与を行うプライオリティ回路とを備え、処理装
置との間のデータバスのバス幅に対して主記憶装置との
間のデータバスのバス幅がｎ倍（ｎ＞１）であるような
記憶制御装置において， 上記リクエスト制御回路は、ある処理装置から、データ
長がｌ（１＜ｌ≦ｎ）のブロックフェッチリクエストが
プライオリティポートに入力されて、プライオリティ回
路によりそのプライオリティが取られ，主記憶装置にリ
クエストが送出されることが決定されたとき，その後ｌ
−１サイクルの間は，同一処理装置から続いてフェッチ
または，ブロックフェッチのリクエストが発信されたな
らば，プライオリティポートに該リクエストがセットさ
れるのを抑止し、該プライオリティポートを共有する他
の処理装置からのリクエストがあればそのリクエストを
該プライオリティポートにセットする制御を行う構成を
有することを特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24447189A JP2944111B2 (ja) | 1989-09-20 | 1989-09-20 | リクエスト制御方法及び記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24447189A JP2944111B2 (ja) | 1989-09-20 | 1989-09-20 | リクエスト制御方法及び記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105660A JPH03105660A (ja) | 1991-05-02 |
| JP2944111B2 true JP2944111B2 (ja) | 1999-08-30 |
Family
ID=17119151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24447189A Expired - Fee Related JP2944111B2 (ja) | 1989-09-20 | 1989-09-20 | リクエスト制御方法及び記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944111B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980004877A (ko) | 1996-06-24 | 1998-03-30 | 김광호 | 메모리 억세스를 위한 우선순위 제어장치 및 방법 |
| JP6569347B2 (ja) * | 2015-07-16 | 2019-09-04 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
-
1989
- 1989-09-20 JP JP24447189A patent/JP2944111B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105660A (ja) | 1991-05-02 |
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