JP3126129B2 - プライオリティ制御装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 ベクトル・ユニットとスカラ・ユニットとが複数の主
記憶装置をアクセスしつつ処理する場合のプライオリテ
ィ制御装置に関し， スカラ・ユニットからのアクセス要求を，上記複数個
の主記憶装置に対応してもうけられたプライオリティ回
路に導いて，スラカ・ユニットについてのスループット
を向上せしめると共に，上記プライオリティ回路の構成
を簡易化できるようにすることを目的とし， スカラ・ユニットからのアクセス要求を少なくとも２
つ分に絞る構成を採用すると共に，当該絞られた少なく
とも２つ分のアクセス要求に関して，例えば個々の主記
憶装置対応にもうけられたプライオリティ回路に投入す
るようにし，当該プライオリティ回路において，ベクト
ル・ユニットからの複数のアクセス要求との競合処理を
行うよう構成する。

〔産業上の利用分野〕

本発明は，プライオリティ制御装置，特にベクトル・
ユニットとスカラ・ユニットとが複数の主記憶装置をア
クセスしつつ処理する場合のプライオリティ制御装置に
関する。

ベクトル計算機においては，ベクトル・ユニット（V
U）側に高スループットが要求されている。

〔従来の技術〕

ベクトル計算機においては，ベクトル・ユニット（V
U）側に高スループットを与えるために，従来，スカラ
・ユニット（SU）からの複数個のアクセス要求について
は，スカラ・ユニット相互間でプライオリティを１つに
絞り，当該絞られた１つのアクセス要求が上記ベクトル
・ユニット（VU）からの複数個のアクセス要求と競合処
理を行うようにされていた。

このために，スカラ・ユニット側において非所望に長
時間待たされることが生じる。

この点を解決するために，スカラ・ユニット側に複数
のアクセス要求を許すようにすることが考えられる。こ
の場合，一般に，ベクトル・ユニット（VU）からのアク
セス要求について競合処理を行うプライオリティ回路
は，例えば各記憶装置毎に用意されることから第３図図
示の如き構成となる。

第３図において,1−0,1−１は夫々プライオリティ回
路であって複数個の主記憶装置の夫々に対してもうけら
れるもの,2−０ないし２−３は夫々ベクトル・ユニット
・リクエスト・ポート,4はベクトル・リクエスト・ポー
ト制御部,5はメモリ・アクセス用パイプライン,8はスカ
ラ・ユニット間プライオリティ回路,9−0,9−１は夫々
スカラ・ユニット・アクセス要求レジスタであって２つ
に絞られたアクセス要求がセットされるもの,10はあス
カラ・ユニット・リクエスト・ポート制御部,14,17,18
は夫々選択を表している。

第３図には図示を省略しているが，複数個の主記憶装
置（図の場合,MSU0とMSU1とが存在するものとしてい
る）が存在し，各主記憶装置に対応して図示プライオリ
ティ回路（１−0,1−１）がもうけられている。

スカラ・ユニット間プライオリティ回路８は，スカラ
・ユニット（SU）からの複数のアクセス要求を例えば２
つ分のみを許すように絞り，スカラ・ユニット・アクセ
ス要求レジスタ９−０又は９−１にセットする。

プライオリティ回路１−0,1−１は夫々，ベクトル・
ユニット（VU）からの複数のアクセス要求（ベクトル・
ユニット・リクエスト・ポート２−０ないし２−３の内
容）と，上記アクセス要求レジスタ９−０の内容と，ア
クセス要求レジスタ９−１の内容とについてプライオリ
ティをとり，その結果に応じて，選択回路17,18を介し
てメモリ・アクセス用パイプライン５にアクセス要求が
受け入れられる。

ベクトル・リクエスト・ポート制御部４やスカラ・ユ
ニット・リクエスト・ポート制御部10は，プライオリテ
ィ回路１−０又は１−１による競合処理の結果を受け取
り，次のアクセス要求を受け入れるようにする。

〔発明が解決しようとする課題〕

上記第３図に示す如き構成の場合には，スカラ・ユニ
ット側に対して，アクセス要求を２つに絞り，ベクトル
・ユニット側からの複数のアクセス要求と競合処理を行
うようにされる。

この場合には，アクセス要求レジスタ９−０や９−１
にセットされたアクセス要求は，プライオリティ回路１
−０と１−１とのいずれによって受け入れられるかが不
定である。即ち，いずれにも受け入れられ得る形となっ
ている。

このために，プライオリティ回路１−０や１−１は，
上記いずれにも受け入れられ得る形となっていることに
起因して，ハードウェア量が大となる。

本発明は，スカラ・ユニットからのアクセス要求を，
上記複数個の主記憶装置に対応してもうけられたプライ
オリティ回路に導いて，スカラ・ユニットについてのス
ループットを向上せしめると共に，上記プライオリティ
回路の構成を簡易化できるようにすることを目的として
いる。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。図中の符号１−
0,1−１は夫々プライオリティ回路であって複数個の主
記憶装置の夫々に対応してもうけられるもの,2−０ない
し２−３は夫々ベクトル・ユニット・リクエスト・ポー
ト,5はメモリ・アクセス用パイプライン,6−0,6−１は
夫々主記憶装置であって独立にアクセス可能なもの,8は
スカラ・ユニット間プライオリティ回路,9−0,9−１は
夫々スカラ・ユニット・アクセス要求レジスタであって
２つに絞られたアクセス要求がセットされるものであ
る。11−0,11−１は夫々スカラ・ユニット用のプライオ
リティ・ポートであって，プライオリティ回路１−0,1
−１対応にもうけられており，上記スカラ・ユニット・
アクセス要求レジ廃９−０又は９−１にセットされたア
クセス要求に対応するものの情報のうちで，各プライオ
リティ回路１−０又は１−１において競合処理に必要な
情報のみがセットされるものである。そして,14,17,18
は夫々選択回路を表している。

〔作 用〕

ベクトル・ユニット（VU）に関しては，複数のアクセ
ス要求がベクトル・ユニット・リクエスト・ポート２−
０ないし２−３にセットされ，夫々がプライオリティ回
路１−0,1−１における競合処理の対象となるようにさ
れる。

一方，スカラ・ユニット（SU）に関しては，スカラ・
ユニット間プライオリティ回路８によって,2つのアクセ
ス要求のみを許すようにプライオリティがとられ，夫々
スカラ・ユニット・アクセス要求レジスタ９−０又は９
−１にセットされる。この場合，スカラ・ユニット間プ
ライオリティ回路８は，スカラ・ユニット・アクセス要
求レジスタ９−０又は９−１の空き状態のみをみて制御
するようにされる。

スカラ・ユニット間プライオリティ回路８にセットさ
れたアクセス要求に関する情報のうちで，プライオリテ
ィ回路１−0,1−１が競合処理を行う上で必要な情報の
みが，スカラ・ユニット用のプライオリティ・ポート11
−０又は11−１にセットされる。この場合，例えば主記
憶装置６−０に対応するアクセスに関しては，スカラ・
ユニット用のプライオリティ・ポート11−０にセットさ
れる。また同様に主記憶装置６−１に対応するものは，
スカラ・ユニット用のプライオリティ・ポート11−１に
セットされる。

プライオリティ回路１−０はベクトル・ユニット・リ
クエスト・ポート２−０ないし２−３の内容とスカラ・
ユニット用のプライオリティ・ポート11−０の内容との
間で競合処理を行う。そして，例えばスカラ・ユニット
側が優先したとすると，選択回路17は，スカラ・ユニッ
ト・アクセス要求レジスタ９−０又は９−１の対応する
側のアクセス要求情報をパイプライン５に導く。

プライオリティ回路１−１の場合には，ベクトル・ユ
ニット・リクエスト・ポート２−０ないし２−３の内容
とスカラ・ユニット用のプライオリティ・ポート11−１
の内容との間で競合処理を行うこととなる。

〔実施例〕 第２図は本発明の一実施例構成を示す。図中の符号７
−０ないし７−３は夫々アクセス要求レジスタであって
各スカラ・ユニット（SU）に対応してもうけられるも
の,12−0,12−１は夫々プリポートであって夫々対応す
るスカラ・ユニット用のプライオリティ・ポート11−０
や11−１に対する待ち合わせ用として用いられるもので
ある。また13−0,13−１は夫々プリポート制御部であっ
て直接的にスカラ・ユニット用のプライオリティ・ポー
ト11−０や11−１にセットすべきか上記プリポート12−
０や12−１を介してスカラ・ユニット用のプライオリテ
ィ・ポート11−０や11−１にセットするかなどを制御す
るものである。更に15,16は夫々選択回路を表してい
る。その他の符号は第１図や第３図に対応している。

ベクトル・ユニットからのアクセス要求は，ベクトル
・ユニット・リクエスト・ポート２−０ないし２−３に
セットされ，プライオリティ回路１−0,1−１に入力さ
れる。プライオリティ回路１−0,1−１は，当該リクエ
ストが対応する主記憶装置６−0,6−１に体するものか
どうか調べ，処理すべきものならば，当該主記憶装置６
−0,6−１に対するバンクビジーがチェックされる。も
し，バンクビジーならば何もしないが，ビジーでないな
らば，スカラ・ユニット用のプライオリティ・ポート11
−０や11−１との間でプライオリティがチェックされ
る。そこでプライオリティが得られると，ベクトル・リ
クエスト・ポート制御部４にプライオリティ取得信号を
発振するとともに，選択回路17または18により，プライ
オリティが得られたポートをセレクトするとともに，ポ
ートIDを付加して，リクエストをパイプライン５に送
る。また，バンクを定められた時間だけビジー状態にす
る。ベクトル・リクエスト・ポート制御部４は，プライ
オリティ回路１−０又は１−１からプライオリティ取得
信号を受けると，対応するポートにポート・リリース信
号を送る。ベクトル・ユニット・リクエスト・ポート２
−０ないし２−３は，ポート・リリース信号を受けるま
での間リクエストを保持する。

パイプライン５にリクエストが送られると，パイプラ
イン５は，主記憶装置６−0,6−１との間でデータの授
受を行い，リクエストがフェッチならばフェッチ・デー
タをリクエスト発信元に返す。リクエストがストアなら
ば，ストア・データは，リクエストと共に送られてく
る。したがって，リクエストがストアの場合には，リク
エストを主記憶装置６−0,6−１に送る時，ストア・デ
ータも同時に送出することになる。

スカラ・ユニット（SU）からのリクエストは，装置毎
にあるアクセス要求レジスタ７−０ないし７−３にセッ
トされ，スカラ・ユニット間プライオリティ回路８まで
スカラ・ユニット間のプライオリティがチェックされ
る。そこでプライオリティが取られると，スカラ・ユニ
ット・アクセス要求レジスタ９−0,9−１の状態によ
り，リクエストが発信されるかどうかが定まる。スカラ
・ユニット・アクセス要求レジスタ９−0,9−１の内少
なくとも１つが空きであるか，空きがなくてもどちらか
のポートに対するポート・リリース信号（スカラ・ユニ
ット・リクエスト・ポート制御部10から発信される）を
受信すると，リクエストがポートに発信される。このと
き，スカラ・ユニット間プライオリティ回路８は，選択
回路14を発信すべくアクセス要求レジスタ７−０ないし
７−８を選択するようにすると共に，装置IDとポートID
とをリクエストに付加し，そのアクセス用急レジスタ７
−０ないし７−３に対して，リクエスト発信完了信号を
送る。このリクエスト発信完了信号を受け取るまでアク
セス要求レジスタ７−０ないし７−３はリクエストを保
持しておく。なお，装置IDは，発信元の装置を識別する
のに用いられ，ポートIDは，リクエストをスカラ・ユニ
ット・アクセス要求レジスタ９−0,9−１のどちらにセ
ットするかを表す。このポートIDにより，プリポート12
−0,12−１や，スカラ・ユニット用のプライオリティ・
ポート11−0,11−１にあるリクエストと，スカラ・ユニ
ット・アクセス要求レジスタ９−0,9−１にあるリクエ
ストの対応をとることになる。

スカラ・ユニット間プライオリティ回路８により発信
されたリクエストは，ポートIDで指定されるスカラ・ユ
ニット・アクセス要求レジスタ９−０又は９−１にセッ
トされると共に，プリポート制御部13−0,13−１によ
り，プリポート12−0,12−１やスカラ・ユニット用のプ
ライオリティ・ポート11−0,11−１のうちの１つにセッ
トされる。プリポート制御部13−0,13−１は，まずリク
エストのアドレスをチェックし，自分が処理すべきリク
エストでないアドレスの場合には，自分が管理するプリ
ポート12やスカラ・ユニット用のプライオリティ・ポー
ト11にリクエストをセットしない。自分が処理すべきリ
クエストの場合には，スカラ・ユニット用のプライオリ
ティ・ポート11およびプリポート12の状態をチェック
し，リクエストをどちらにセットするか定める。プリポ
ート12が空きでスカラ・ユニット用のプライオリティ・
ポート11が 空きであるか，また空きでなくても，プライオリティ回
路１−０または１−１からプライオリティ取得信号を受
け取ると，リクエストはスカラ・ユニット用のプライオ
リティ・ポート11にセットされる。プリポート12とプラ
イオリティ・ポート11とにリクエストがあってプライオ
リティ・ポート11のプライオリティが取得された場合お
よびプリポート12が空きでプライオリティ・ポート11に
リクエストがあってプライオリティ・ポート11のリクエ
ストのプライオリティが取得されなかった場合には、リ
クエストは、プリポート12にセットされる。

なおプリポート12にセットされたリクエストは、スカ
ラ・ユニット用のプライオリティ・ポート11に対してプ
ライオリティ取得信号が来ると、スカラ・ユニット用の
プライオリティ・ポート11に転送される。

即ち、上記前者の場合において、プライオリティ・ポ
ート11のプライオリティが取得された際に当該プライオ
リティ・ポート11の内容が空きになることからその時点
でプリポート12に存在していた内容がプライオリティ・
ポート11に転送され、この結果で空きになったプリポー
ト12に新しいリクエストがセットされる。スカラ・ユニ
ット用のプライオリティ・ポート11にセットされたリク
エストはプライオリティ回路１−０または１−１におい
て、まずバンクビジーがチェックされる。バンクビジー
であれば，なにもしないがバンクビジーでない場合に
は，ベクトル・ユニット（VU）からのリクエストとの間
でプライオリティがチェックされる。そこでプライオリ
ティが得られると，対応するバンクを定められた時間ビ
ジーにすると共に，プライオリティ取得信号を送出す
る。また，ポートIDにより定まるスカラ・ユニット・ア
クセス要求レジスタ９を選択するように選択回路17また
は18を切り換え，リクエストをパイプライン５に送る。
そして，スカラ・ユニット・リクエスト・ポート制御部
10に対しては，プライオリティ取得信号とポートIDとを
送出する。スカラ・ユニット・リクエスト・ポート制御
部10は，前記信号を受け取ると，対応するスカラ・ユニ
ット・アクセス要求レジスト９に対して，ポート・リリ
ース信号を送出する。スカラ・ユニット・アクセス用急
レジスタ９は，スカラ・ユニット・リクエスト・ポート
制御部10からポート・リリース信号を受け取るまでの間
リクエストを保持する。またスカラ・ユニット用のプラ
イオリティ・ポート11は，プライオリティ取得信号を受
け取るまでの間リクエストを保持する。

パイプライン５にリクエストが送られると，主記憶装
置６との間でデータの授受が行われる。リクエストがフ
ェッチの場合には，装置IDで示されるスカラ・ユニット
（SU）にフェッチ・データが返される。

スカラ・ユニット（SU）は，スカラ・ユニット・アク
セス要求レジスタ９が空きになれば，次のリクエストを
発信してよいが，リクエストの順序を保証する必要があ
る場合には，リクエストに順序保証フラグを付けてリク
エストを発信する。スカラ・ユニット間プライオリティ
回路８は，前記フラグがオンのときには，同一装置から
のリクエストが，スカラ・ユニット・アクセス要求レジ
スタ９−０または９−１にある間，そのリクエストの発
信を抑止し，他装置からのリクエストのみをスカラ・ユ
ニット・アクセス要求レジスタ９に発信する。なお前記
フラグがオフの場合には，スカラ・ユニット・アクセス
要求レジスタ９−０および９−１に同一装置からのリク
エストが同時に存在することがあり，この場合にはリク
エストの順序は保証されない。

なお，リクエスト・ポート数を３以上にする場合（プ
ライオリティ回路がポート数以上であれば）プリポート
数＝リクエストポート数−１とすることで同様の処理を
行うことが可能である。

〔発明の効果〕

以上説明した如く，本発明によれば，スカラ・ユニッ
トに対するスループットを向上しつつ，ハードウェア構
成の増大を抑えることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図，第２図は本発明の実施例
構成，第３図は本発明の前提となる構成例を示す。 図中,1はプライオリティ回路,2はベクトル・ユニット・
リクエスト・ポート,5はパイプライン,6は主記憶装置,8
はスカラ・ユニット間プライオリティ回路,9はスカラ・
ユニット・アクセス要求レジスタ,11はスカラ・ユニッ
ト用のプライオリティ・ポートを表す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の主記憶装置をそなえ、当該複数の主
   記憶装置をアクセスするベクトル・ユニットと当該複数
   のお主記憶装置をアクセスするスカラ・ユニットとがプ
   ライオリティをとられて処理する実行するベクトル計算
   機において、 上記複数の主記憶装置に対応してもうけられた複数個の
   プライオリティ回路、 前記スカラ・ユニットからの複数個のアクセス要求に対
   してプライオリティをとるスカラ・ユニット間プライオ
   リティ回路、 当該スラカ・ユニット間プライオリティ回路によってプ
   ライオリティをとられた少なくとも２つのスカラ・ユニ
   ット・アクセス要求レジスタ、 当該スカラ・ユニット・アクセス要求レジスタに受け取
   られたスカラ・ユニット・アクセス要求に関して、上記
   プライオリティ回路によるプライオリティ処理に必要と
   する情報がセットされる、上記複数個のプライオリティ
   回路に対応して複数個設けられたプライオリティ・ポー
   ト、 当該複数個のプライオリティ・ポート毎に上記スカラ・
   ユニット・アクセス要求レジスタの数に応じて設けら
   れ、上記プライオリティ・ポートの待ち合わせ用として
   用いられるプリポート、 上記ベクトル・ユニットからの複数個のアクセス要求が
   セットされるベクトル・ユニット・リクエスト・ポート
   をそなえてなり、複数の上記プライオリティ回路におい
   て、上記ベクトル・ユニット・リクエスト・ポートにも
   とづくベクトル・ユニットからのアクセス要求と上記プ
   ライオリティ・ポートにセットされているスカラ・ユニ
   ットからのアクセス要求とがプライオリティをとられ
   て、上記個々の主記憶装置をアクセスするよう構成さ
   れ、 かつ上記スカラ・ユニット間プライオリティ回路は、上
   記少なくとも２つのスラカ・ユニット・アクセス要求レ
   ジスタの空き状況のみをへて処理を行うようにした ことを特徴とすうプライオリティ制御装置。