JPH0666061B2 - マルチｃｐｕ通信装置 - Google Patents
マルチｃｐｕ通信装置Info
- Publication number
- JPH0666061B2 JPH0666061B2 JP9637285A JP9637285A JPH0666061B2 JP H0666061 B2 JPH0666061 B2 JP H0666061B2 JP 9637285 A JP9637285 A JP 9637285A JP 9637285 A JP9637285 A JP 9637285A JP H0666061 B2 JPH0666061 B2 JP H0666061B2
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- memory
- processor
- remote
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は複写機等に設置され、単一のマスタCPU（中
央処理装置）と複数のリモートCPUとの間でデータの授
受を行なうマルチCPU通信装置に関し、特にマスタCPUに
能率良い通信を行なわせるための改良に関する。
央処理装置）と複数のリモートCPUとの間でデータの授
受を行なうマルチCPU通信装置に関し、特にマスタCPUに
能率良い通信を行なわせるための改良に関する。
［従来の技術］ 複写機等の事務機器の高級機種では、数多くの機能を安
価なプロセッサを用いて達成するために、複数の機能を
複数のプロセッサに分担させて処理する機能分散を行な
っていることが多い。
価なプロセッサを用いて達成するために、複数の機能を
複数のプロセッサに分担させて処理する機能分散を行な
っていることが多い。
例えば、複写機においては次のような機能分散形態をと
っている。
っている。
・マスタCPU（マスタプロセッサ） （ア）紙送り （イ）光学系のコントロール （ウ）リモートCPUの統轄制御 （エ）リモートCPUとの通信規約（プロトコル）の管理
など。
など。
・リモートCPU（リモートプロセッサ） （ア）コンソールの制御 （イ）現像器、定着器の制御 （ウ）サーボモータコントロール （エ）自動原稿搬送機構の制御 （オ）ソータの制御など。
このように、従来の複写機のマルチCPU通信制御におい
ては、マスタCPUは複写機のシーケンスコントロールに
関する仕事以外にリモートCPUとの通信に係る仕事を行
なっている。ここで、複写機のシーケンスコントロール
に関する仕事の処理時間は10mSのオーダであるのに対
し、リモートCPUとの通信のための処理には100mS〜200m
Sもの時間を要してしまう。このため、従来の複写機に
採用されているマルチCPU通信制御においては、マスタC
PUに対するアクセス頻度が高くなり過ぎ、全体的なシス
テムから見てマスタCPUに多くの負担がかかり過ぎる欠
点がある。
ては、マスタCPUは複写機のシーケンスコントロールに
関する仕事以外にリモートCPUとの通信に係る仕事を行
なっている。ここで、複写機のシーケンスコントロール
に関する仕事の処理時間は10mSのオーダであるのに対
し、リモートCPUとの通信のための処理には100mS〜200m
Sもの時間を要してしまう。このため、従来の複写機に
採用されているマルチCPU通信制御においては、マスタC
PUに対するアクセス頻度が高くなり過ぎ、全体的なシス
テムから見てマスタCPUに多くの負担がかかり過ぎる欠
点がある。
［発明が解決しようとする問題点］ この発明は上記実情に鑑みてなされたもので、マスタCP
Uから他のリモートCPUとの通信管理に関する仕事を取り
除き、これによりマスタCPUに能率良い処理を行なわし
めるマルチCPU通信装置を提供しようとするものであ
る。
Uから他のリモートCPUとの通信管理に関する仕事を取り
除き、これによりマスタCPUに能率良い処理を行なわし
めるマルチCPU通信装置を提供しようとするものであ
る。
［問題点を解決するための手段および作用］ そこでこの発明では、マスタ側装置に、マスタCPUの他
に、複数のリモートCPUとの通信制御に関する仕事を専
用に行なう通信用プロセッサと、該通信用プロセッサと
マスタCPUとの間のデータ授受のための共有メモリとを
具え、マスタCPUは前記共有メモリを介した通信用プロ
セッサとの通信によって前記複数のリモートCPUとデー
タ授受を行なうようにして上記問題点を解決するように
する。
に、複数のリモートCPUとの通信制御に関する仕事を専
用に行なう通信用プロセッサと、該通信用プロセッサと
マスタCPUとの間のデータ授受のための共有メモリとを
具え、マスタCPUは前記共有メモリを介した通信用プロ
セッサとの通信によって前記複数のリモートCPUとデー
タ授受を行なうようにして上記問題点を解決するように
する。
［実施例］ 第１にこの発明の一実施例を示す。
第１図において、マスタ側処理装置１はバス２を介して
複数個のリモートCPU3−1,3−2,…３−ｎと結合されて
おり、各リモートCPU3−1,3−2,…３−ｎは夫々複写機
内のサーボモータ機構、現像器、定着器あるいはソータ
等（図示せず）と接続されて、機能分散された各所定の
仕事を行なうように構成されている。
複数個のリモートCPU3−1,3−2,…３−ｎと結合されて
おり、各リモートCPU3−1,3−2,…３−ｎは夫々複写機
内のサーボモータ機構、現像器、定着器あるいはソータ
等（図示せず）と接続されて、機能分散された各所定の
仕事を行なうように構成されている。
マスタ側処理装置１は、マスタプロセッサ４、通信用プ
ロセッサ５、メモリアクセスコントローラ６、および共
有メモリ７で構成されている。
ロセッサ５、メモリアクセスコントローラ６、および共
有メモリ７で構成されている。
マスタプロセッサ４は、複数個のリモートCPU3−1,3−
2,…３−ｎを統轄的に制御することで所定の複写動作に
係わるシーケンスコントロールを実行する。通信用プロ
セッサ５はマスタプロセッサ４と複数のリモートCPU3−
1,3−2,…３−ｎとの間のデータ授受に係わる通信制御
を専用に行なうもので、マスタプロセッサ４との通信は
メモリアクセスコントローラ６および共有メモリ７を介
して行なう。メモリアクセスコントローラ６は、マスタ
プロセッサ４および通信用プロセッサ５から入力される
「メモリアクセス要求」に基づき共有メモリ７のアクセ
ス制御を行なう。
2,…３−ｎを統轄的に制御することで所定の複写動作に
係わるシーケンスコントロールを実行する。通信用プロ
セッサ５はマスタプロセッサ４と複数のリモートCPU3−
1,3−2,…３−ｎとの間のデータ授受に係わる通信制御
を専用に行なうもので、マスタプロセッサ４との通信は
メモリアクセスコントローラ６および共有メモリ７を介
して行なう。メモリアクセスコントローラ６は、マスタ
プロセッサ４および通信用プロセッサ５から入力される
「メモリアクセス要求」に基づき共有メモリ７のアクセ
ス制御を行なう。
共有メモリ７はマスタプロセッサ４から複数のリモート
CPU3−1,…３−ｎへの送信データを記憶する送信データ
メモリ８、送信データの送信先を示す送信先フラグを一
時記憶する送信フリップフロップ群９、リモートCPU3−
1,…３−ｎからの受信データを記憶する受信データメモ
リ10、受信データを受信したリモートCPUを示す送信元
フラグを一時記憶する送信元フリップフロップ群11で構
成されている。送信データメモリ８および受信データメ
モリ10は夫々、その記憶領域が第２図に示すように複数
のリモートCPU3−1,3−2,…３−ｎに対応して複数のブ
ロックに分割されており、各リモートCPUに対応するブ
ロックにデータが書込まれるようになっている。
CPU3−1,…３−ｎへの送信データを記憶する送信データ
メモリ８、送信データの送信先を示す送信先フラグを一
時記憶する送信フリップフロップ群９、リモートCPU3−
1,…３−ｎからの受信データを記憶する受信データメモ
リ10、受信データを受信したリモートCPUを示す送信元
フラグを一時記憶する送信元フリップフロップ群11で構
成されている。送信データメモリ８および受信データメ
モリ10は夫々、その記憶領域が第２図に示すように複数
のリモートCPU3−1,3−2,…３−ｎに対応して複数のブ
ロックに分割されており、各リモートCPUに対応するブ
ロックにデータが書込まれるようになっている。
かかる構成の具体動作例を第３図に示すフローチャート
を参照して説明する。なお、この第３図に示す動作例は
マスタプロセッサ４から各リモートCPU3への送信動作を
示すものである。
を参照して説明する。なお、この第３図に示す動作例は
マスタプロセッサ４から各リモートCPU3への送信動作を
示すものである。
マスタプロセッサ４では、或るリモートCPUにデータを
送信する場合、まずメモリアクセスコントローラ６に共
有メモリアクセス信号を出力する。メモリアクセスコン
トローラ６はこの共有メモリアクセス信号を受けて、共
有メモリ７に対するアクセスがマスタプロセッサ４と通
信用プロセッサ３とで衝突しないように所定の相互排除
手順を行ない（ステップ100）、共有メモリ７が通信用
プロセッサ５に専有されていない場合、マスタプロセッ
サ４に対してアクセス可信号を送出し、共有メモリ７を
マスタプロセッサ４に専有させる（ステップ101）。
送信する場合、まずメモリアクセスコントローラ６に共
有メモリアクセス信号を出力する。メモリアクセスコン
トローラ６はこの共有メモリアクセス信号を受けて、共
有メモリ７に対するアクセスがマスタプロセッサ４と通
信用プロセッサ３とで衝突しないように所定の相互排除
手順を行ない（ステップ100）、共有メモリ７が通信用
プロセッサ５に専有されていない場合、マスタプロセッ
サ４に対してアクセス可信号を送出し、共有メモリ７を
マスタプロセッサ４に専有させる（ステップ101）。
このアクセス可信号を受入したマスタプロセッサ４は共
有メモリ７に所要の送信データを出力し、送信データメ
モリ８の当該するあるリモートCPU3に対応する第２図の
ブロック領域にこの送信データを書込み（ステップ10
2）、さらに送信先フリップフロップ群９の該当するフ
リップフロップにこの送信データを送信すべきあるリモ
ートをCPU3を示すフラグをセットする（ステップ10
3）。以上の動作が終了すると、マスタプロセッサ４は
メモリアクセスコントローラ６にアクセス終了信号を送
出し、共有メモリ７を解放するとともに（ステップ10
4）、通信用プロセッサ５に送信要求信号TSを送出する
（ステップ105）。この送信要求信号TSを受入した通信
用プロセッサ５は、メモリアクセスコントローラ６に共
有メモリアクセス信号を出力し、メモリアクセスコント
ローラ６による前記相互排除手順を経た後、共有メモリ
７を専有する。そして、通信用プロセッサ５は共有メモ
リ７にアクセスすることにより、送信先フリップフロッ
プ群９にセットされたフラグに対応する所定のリモート
CPU3に対して送信データメモリ８に記憶された所定の送
信データを送出する（ステップ106）。
有メモリ７に所要の送信データを出力し、送信データメ
モリ８の当該するあるリモートCPU3に対応する第２図の
ブロック領域にこの送信データを書込み（ステップ10
2）、さらに送信先フリップフロップ群９の該当するフ
リップフロップにこの送信データを送信すべきあるリモ
ートをCPU3を示すフラグをセットする（ステップ10
3）。以上の動作が終了すると、マスタプロセッサ４は
メモリアクセスコントローラ６にアクセス終了信号を送
出し、共有メモリ７を解放するとともに（ステップ10
4）、通信用プロセッサ５に送信要求信号TSを送出する
（ステップ105）。この送信要求信号TSを受入した通信
用プロセッサ５は、メモリアクセスコントローラ６に共
有メモリアクセス信号を出力し、メモリアクセスコント
ローラ６による前記相互排除手順を経た後、共有メモリ
７を専有する。そして、通信用プロセッサ５は共有メモ
リ７にアクセスすることにより、送信先フリップフロッ
プ群９にセットされたフラグに対応する所定のリモート
CPU3に対して送信データメモリ８に記憶された所定の送
信データを送出する（ステップ106）。
送信の終わった送信データフラグはリセットされる。
次にマスタプロセッサ４の受信動作を簡単に説明する。
或るリモートCPU3からマスタ側処理装置１に入力された
受信データは、通信用プロセッサ５の制御により、共有
メモリ７の受信データメモリ10の当該ブロツク領域に記
憶される。また送信元フリップフロップ群11には該受信
データを送信してきたあるリモートCPU3に対応する領域
のフラグがセットされる。以上の動作が終了すると通信
用プロセッサ５はマスタプロセッサ４に対して受信要求
信号RSを送出する。この受信要求信号RSを受入したマス
タプロセッサ４は前記同様にして共有メモリ７にアクセ
スし、受信データメモリ10の記憶データを受信する。
受信データは、通信用プロセッサ５の制御により、共有
メモリ７の受信データメモリ10の当該ブロツク領域に記
憶される。また送信元フリップフロップ群11には該受信
データを送信してきたあるリモートCPU3に対応する領域
のフラグがセットされる。以上の動作が終了すると通信
用プロセッサ５はマスタプロセッサ４に対して受信要求
信号RSを送出する。この受信要求信号RSを受入したマス
タプロセッサ４は前記同様にして共有メモリ７にアクセ
スし、受信データメモリ10の記憶データを受信する。
受信後、受信データフラグはリセットされる。
［発明の効果］ 本発明によれば、１つのマスタ処理装置と複数のリモー
トCPUとの間のデータ通信において、マスタ処理装置
を、マスタプロセッサと、複数のリモートCPUと前記マ
スタプロセッサとの通信制御に関する処理を専用に行な
う通信用プロセッサと、これらマスタプロセッサと通信
用プロセッサとの間のデータバッファとしての働きをす
る共有メモリと、前記マスタプロセッサおよび通信用プ
ロセッサと前記共有メモリとの間のデータ書き込みおよ
びデータ読み出し制御を行なうメモリアクセスコントロ
ーラとを有して構成することで、マスタプロセッサから
データ通信にかかる制御を取り除き、マスタプロセッサ
の負担を軽減している。
トCPUとの間のデータ通信において、マスタ処理装置
を、マスタプロセッサと、複数のリモートCPUと前記マ
スタプロセッサとの通信制御に関する処理を専用に行な
う通信用プロセッサと、これらマスタプロセッサと通信
用プロセッサとの間のデータバッファとしての働きをす
る共有メモリと、前記マスタプロセッサおよび通信用プ
ロセッサと前記共有メモリとの間のデータ書き込みおよ
びデータ読み出し制御を行なうメモリアクセスコントロ
ーラとを有して構成することで、マスタプロセッサから
データ通信にかかる制御を取り除き、マスタプロセッサ
の負担を軽減している。
また本発明では、前記共有メモリは各リモートCPU別に
設けた送受信データ用のメモリの他に、前記送信データ
の送信先を登録する送信先メモリと、前記受信データの
送信元を登録する送信元メモリとを有するようにして、
通信用プロセッサが送信先メモリ及び送信元メモリに登
録された各リモートCPUに対して送受信できるようにし
たので、１つのマスタ処理装置と複数のリモートCPUと
の間のデータ通信を双方の状態に応じて柔軟に対処でき
るようにしている。
設けた送受信データ用のメモリの他に、前記送信データ
の送信先を登録する送信先メモリと、前記受信データの
送信元を登録する送信元メモリとを有するようにして、
通信用プロセッサが送信先メモリ及び送信元メモリに登
録された各リモートCPUに対して送受信できるようにし
たので、１つのマスタ処理装置と複数のリモートCPUと
の間のデータ通信を双方の状態に応じて柔軟に対処でき
るようにしている。
また本発明では、マスタプロセッサは通信用プロセッサ
に対してのみ共有メモリを介してデータ授受を行えばよ
く、複数のリモートCPUとの通信にかかわる仕事は通信
用プロセッサが行ってくれるために、マスタプロセッサ
は都合の良いときに不特定の数のリモートCPUに対する
送信データを一括して共有メモリに書き込むことができ
るとともに、共有メモリに書き込まれた受信データを一
括して読むこともでき、さらにはリモートCPU別に選択
して順次読むこともできる。したがって従来装置のよう
にマスタプロセッサを通信処理に関わる仕事に長時間専
有されることがなくなり、マスタプロセッサは複写機な
どのシーケンスコントロールに関わるメインの仕事のみ
を行えばよくなり、これにより各プロセッサは分散され
た各機能を能率よく実行することができ、システムの効
率を向上させることができる。
に対してのみ共有メモリを介してデータ授受を行えばよ
く、複数のリモートCPUとの通信にかかわる仕事は通信
用プロセッサが行ってくれるために、マスタプロセッサ
は都合の良いときに不特定の数のリモートCPUに対する
送信データを一括して共有メモリに書き込むことができ
るとともに、共有メモリに書き込まれた受信データを一
括して読むこともでき、さらにはリモートCPU別に選択
して順次読むこともできる。したがって従来装置のよう
にマスタプロセッサを通信処理に関わる仕事に長時間専
有されることがなくなり、マスタプロセッサは複写機な
どのシーケンスコントロールに関わるメインの仕事のみ
を行えばよくなり、これにより各プロセッサは分散され
た各機能を能率よく実行することができ、システムの効
率を向上させることができる。
第１図はこの発明の一実施例構成を示すブロック図、第
２図は共有メモリの領域分割例を示す説明図、第３図は
同実施例装置の具体動作例について送信動作例を示すフ
ローチャートである。 １……マスタ側処理装置、２……バス、３……リモート
CPU、４……マスタプロセッサ、５……通信用プロセッ
サ、６……メモリアクセスコントローラ、７……共有メ
モリ。
２図は共有メモリの領域分割例を示す説明図、第３図は
同実施例装置の具体動作例について送信動作例を示すフ
ローチャートである。 １……マスタ側処理装置、２……バス、３……リモート
CPU、４……マスタプロセッサ、５……通信用プロセッ
サ、６……メモリアクセスコントローラ、７……共有メ
モリ。
Claims (1)
- 【請求項１】１つのマスタ処理装置と複数のリモートCP
Uとをバス接続し、これらマスタ処理装置と複数のリモ
ートCPUとの間でデータの授受を行なうマルチCPU通信装
置において、 前記マスタ処理装置は、 所定のシーケンス制御を実行するマスタプロセッサと、 前記バスに接続され、前記複数のリモートCPUと前記マ
スタプロセッサとの通信制御に関する処理を専用に行な
う通信用プロセッサと、 前記複数のリモートCPUに対応して各別の記憶領域を有
し前記マスタプロセッサから前記複数のリモートCPUに
送信するデータを対応する記憶領域に記憶する送信デー
タメモリ、前記複数のリモートCPUに対応して各別の記
憶領域を有し前記送信データの送信先を対応する記憶領
域に登録する送信先メモリ、前記複数のリモートCPUに
対応して各別の記憶領域を有し前記複数のリモートCPU
から前記マスタプロセッサに対する受信データが前記通
信用プロセッサを介して対応する記憶領域に記憶される
受信データメモリ、前記複数のリモートCPUに対応して
各別の記憶領域を有し前記受信データの送信元を対応す
る記憶領域に登録する送信元メモリを有する共有メモリ
と、 前記マスタプロセッサまたは通信用プロセッサからの前
記共有メモリに対するアクセス要求に応答して前記マス
タプロセッサおよび通信用プロセッサと前記共有メモリ
との間のデータ書き込みおよびデータ読み出し制御を行
なうメモリアクセスコントローラとを具え、 前記通信用プロセッサは、前記リモートCPUからデータ
を受信したときは前記メモリアクセスコントローラの制
御にしたがって受信データを前記受信データメモリの対
応する記憶領域に記憶すると共に受信データの送信元を
送信元メモリに登録し、前記リモートCPUへデータを送
信するときは前記メモリアクセスコントローラの制御に
したがって送信先メモリの記憶データを読み出し、送信
先メモリに登録されている送信先に該当する送信データ
メモリの記憶データを読み出して送信するようにしたこ
とを特徴とするマルチCPU通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637285A JPH0666061B2 (ja) | 1985-05-07 | 1985-05-07 | マルチｃｐｕ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637285A JPH0666061B2 (ja) | 1985-05-07 | 1985-05-07 | マルチｃｐｕ通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255461A JPS61255461A (ja) | 1986-11-13 |
| JPH0666061B2 true JPH0666061B2 (ja) | 1994-08-24 |
Family
ID=14163136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9637285A Expired - Lifetime JPH0666061B2 (ja) | 1985-05-07 | 1985-05-07 | マルチｃｐｕ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666061B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0770961A2 (en) | 1995-10-24 | 1997-05-02 | Konica Corporation | Memory access system |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5870048B2 (ja) * | 2013-01-25 | 2016-02-24 | 株式会社ソフイア | 遊技機 |
| JP5870049B2 (ja) * | 2013-01-25 | 2016-02-24 | 株式会社ソフイア | 遊技機 |
| JP6502829B2 (ja) * | 2015-11-02 | 2019-04-17 | 株式会社ソフイア | 遊技機 |
| JP6502830B2 (ja) * | 2015-11-02 | 2019-04-17 | 株式会社ソフイア | 遊技機 |
| JP6240851B2 (ja) * | 2015-11-05 | 2017-12-06 | 株式会社ソフイア | 遊技機 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102533A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | Fukusushorisochikannotsushinseigyosochi |
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS58203534A (ja) * | 1982-05-21 | 1983-11-28 | Toshiba Corp | 電子計算機システム |
-
1985
- 1985-05-07 JP JP9637285A patent/JPH0666061B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0770961A2 (en) | 1995-10-24 | 1997-05-02 | Konica Corporation | Memory access system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255461A (ja) | 1986-11-13 |
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| JPH05197652A (ja) | マルチプロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |