JPH05108476A

JPH05108476A - 主記憶制御装置

Info

Publication number: JPH05108476A
Application number: JP3270920A
Authority: JP
Inventors: Nobuo Uchida; 信男内田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-18
Filing date: 1991-10-18
Publication date: 1993-04-30

Abstract

(57)【要約】【目的】複数個のＣＰＵからアクセス要求を受信し
て、このアクセス要求の発信の可否を決定し、複数個の
主記憶装置を制御する主記憶制御装置に関し、アクセス
要求の流れを制御する方式を改善してアクセス要求の待
ち時間を削減することを目的とする。【構成】リクエストキュー２〜５が出力しようとする
アクセス要求についてデコーダ１４〜１７を用いてビジ
ーＦＦ群１８〜２１を参照する手段と、バンクビジーの
有無に従ってリクエストポート６〜９へリクエストキュ
ー２〜５にあるアクセス要求を設定する手段とを設ける
ことにより構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一つないし複数個の主
記憶装置（以下「ＭＳＵ」という。ＭＳＵ：Ｍａｉｎ
ＳｔｏｒａｇｅＵｎｉｔ）と、該ＭＳＵにアクセスす
る複数個の装置（以下、処理装置と他の装置とを総称し
て「ＣＰＵ」という。）と、ＣＰＵから受信するアクセ
ス要求をＭＳＵへ発信するか否かを決定する主記憶制御
装置（以下「ＭＣＵ」という。）とを有する計算機シス
テムに関し、多数のアクセス要求の流れを効率的に制御
するための方式に係る。

【０００２】

【従来の技術】従来、ＭＳＵへのアクセス要求の発信の
可否の決定は、バンクビジーチェックやバスコンフリク
ションチェックなどが行なえるレジスタであるリクエス
トポートにアクセス要求をセットした後に行なってい
る。リクエストポートは通常、物理的な主記憶装置ご
と、またはさらに分割された集合単位ごとに設けられて
おり、複数個を必要とする。そのため、各ＣＰＵが専用
のリクエストポートを主記憶装置ごとまたは集合単位ご
とに持つとハードウェア物量の増大が顕著となる。特
に、処理装置がベクトルプロセッサのような大スループ
ットを要求するシステムにおいては、さらに多大なハー
ドウェア物量となる。従って、通常のシステムでは複数
のＣＰＵが同一のリクエストポートを共有する構成にな
っている。

【０００３】図９は、従来におけるアクセス要求の流れ
を制御する方式を説明するタイミングチャートの図であ
る。図９において、“ＣＰＵ０”は“ＭＳＵ０”へのア
クセス要求Ａａ，Ａｂ，Ａｃ，Ａｄ，Ａｅを発行してい
る。これらは全て“ＭＳＵ０”の同一バンクに対するア
クセス要求である。一方、“ＣＰＵ１”は“ＭＳＵ０”
〜“ＭＳＵ３”へのアクセス要求Ｂ，“Ｂ＋３２”，
“Ｂ＋６４”，“Ｂ＋９６”を発行している。これらは
“ＭＳＵ０”〜“ＭＳＵ３”の互いに異なるバンクに対
するアクセス要求であり、同時にアクセス要求Ａａ〜Ａ
ｅのバンクとも異なるものである。

【０００４】ＭＣＵには、ＣＰＵごとにアクセス要求を
保持するリクエストキューが設けられている。図９の
“ＣＰＵ０リクエストキュー”の欄にあるアクセス要求
は、“ＣＰＵ０”に対して設けたリクエストキューに保
持されているアクセス要求のうち、キューの先頭に位置
するアクセス要求を示している。“ＣＰＵ０リクエスト
キュー”はアクセス要求Ａａ〜ＡｅをＡａ，Ａｂ，Ａ
ｃ，Ａｄ，Ａｅの順に保持している。同様に“ＣＰＵ１
リクエストキュー”はアクセス要求Ｂ，“Ｂ＋３２”，
“Ｂ＋６４”，“Ｂ＋９６”をＢ，“Ｂ＋３２”，“Ｂ
＋６４”，“Ｂ＋９６”の順に保持している。

【０００５】“ＭＳＵ０”に対して設けた“ＭＳＵ０ポ
ート”は“ＣＰＵ０”〜“ＣＰＵ３”に共有されてい
る。ただし、図９に示す範囲に限り“ＣＰＵ２”と“Ｃ
ＰＵ３”は、“ＭＳＵ０”に対するアクセス要求を発行
していない。“ＭＳＵ０ポート”が受信したアクセス要
求については、“ＭＳＵ０”のバンクビジーチェックが
行なわれる。バンクビジーチェックの結果、バンクビジ
ーでない場合には、アクセス要求の発信が許可される。

【０００６】“ＭＳＵ０ポート”が受信する“ＣＰＵ
０”からのアクセス要求Ａａ〜Ａｅに対しては、“ＭＳ
Ｕ０”のバンクＡのビジーチェックが行なわれる。図９
において、バンクＡのビジーはＴ₃〜Ｔ₅の期間と、Ｔ
₇〜Ｔ₉の期間と、Ｔ₁₁〜Ｔ₁₃の期間とで検出されてい
る。一方、“ＣＰＵ１”からのアクセス要求Ｂに対して
は、“ＭＳＵ０”のバンクＢのビジーチェックが行なわ
れ、同様にアクセス要求“Ｂ＋３２”に対しては“ＭＳ
Ｕ０”のバンク“Ｂ＋３２”のビジーチェックが、アク
セス要求“Ｂ＋６４”に対しては“ＭＳＵ０”のバンク
“Ｂ＋６４”のビジーチェックが、アクセス要求“Ｂ＋
９６”に対しては“ＭＳＵ０”のバンク“Ｂ＋９６”の
ビジーチェックがそれぞれ行なわれる。

【０００７】図９において、バンクＢのビジーはＴ₄〜
Ｔ₆の期間で、バンク“Ｂ＋３２”のビジーはＴ₈〜Ｔ
₁₀の期間で、バンク“Ｂ＋６４”のビジーはＴ₁₂〜Ｔ₁₄
の期間でそれぞれ検出されている。バンクビジーが検出
されていないときに“ＭＳＵ０ポート”にセットされた
各アクセス要求Ａａ，Ｂ，“Ｂ＋３２”，“Ｂ＋６４”
は、待たされることなく即“ＭＳＵ０”への発信が許可
されている。

【０００８】しかし、バンクビジーが検出されていると
きに“ＭＳＵ０ポート”にセットされた各アクセス要求
Ａｂ，Ａｃ，Ａｄは、バンクＡのバンクビジーが解除さ
れるまで“ＭＳＵ０”への発信を“ＭＳＵ０ポート”で
待たされる。この待ちによって、アクセス要求Ａｂ，Ａ
ｃ，Ａｄは、待ちのないアクセス要求と比較して、２サ
イクルの遅延時間を生じさせていることがわかる。

【０００９】

【発明が解決しようとする課題】図９で特に指摘すべき
点は、“ＭＳＵ０ポート”を占有しているアクセス要求
Ａｂが、同一の“ＣＰＵ０”から先に発行されたアクセ
ス要求Ａａに起因するバンクＡのビジーのために、２サ
イクルもの間“ＣＰＵ１”との間で共有する“ＭＳＵ０
ポート”で待ち状態となっている点である。この時、
“ＣＰＵ１”からのアクセス要求“Ｂ＋３２”は、バン
ク“Ｂ＋３２”とは全く関係のないバンクＡのビジー解
除まで、キュー側で待たされることになるという問題点
があることはさらに詳しく説明するまでもないであろ
う。

【００１０】これは、“ＭＳＵ０ポート”を“ＣＰＵ
０”と“ＣＰＵ１”とで共有していることに起因してい
るが、従来は上述した点についての有効な解決手段が存
在していなかった。単純にポート数を増加させるという
解決手段には、ハードウェア物量の増大に加えて、多ポ
ート間の優先制御に伴う遅延時間の増大という別の問題
点があった。

【００１１】本発明は、このような従来の問題点に鑑
み、あるＣＰＵから発行されたアクセス要求であってリ
クエストポートで待ち状態となるものが、他のＣＰＵか
ら発行されたアクセス要求であってＭＳＵへの発信が可
能なものの流れを妨害しないようにＭＣＵの構成を改善
し、もって計算機システム全体のスループットを向上さ
せることを目的とする。

【００１２】

【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。すなわち、請求項１の発明は、一つないし複数
個の主記憶装置に対してアクセスする複数個の装置から
のアクセス要求を受けて、主記憶装置に対する該アクセ
ス要求の発信の可否を決定すると共に、一つないし複数
個のアクセス要求を保持するリクエストキューと、アク
セス要求を保持し、これを主記憶装置へ向けて発信する
複数個のリクエストポートと、リクエストポートが保持
するアクセス要求について主記憶装置のバンクビジーを
検出する手段と、バンクビジーの有無に従ってリクエス
トポートからのアクセス要求の発信を制御する手段とを
有する主記憶制御装置において、リクエストキューがリ
クエストポートに出力するアクセス要求について主記憶
装置のバンクビジーを検出する手段と、バンクビジーの
有無に従ってリクエストキューからリクエストポートへ
のアクセス要求の出力を制御する手段とを設ける主記憶
制御装置である。

【００１３】請求項２の発明は、リクエストキューがリ
クエストポートに出力するアクセス要求について主記憶
装置のバンクビジーに対するリセット信号を検出する手
段と、バンクビジーの有無と共にバンクビジーに対する
リセット条件に従ってリクエストキューからリクエスト
ポートへのアクセス要求の出力を制御する手段とを設け
る請求項１記載の主記憶制御装置である。

【００１４】

【作用】図１は、本発明による制御方式を説明するタイ
ミングチャートの図である。図１において、アクセス要
求Ａａ〜Ａｅ並びにアクセス要求Ｂ，“Ｂ＋３２”，
…，“Ｂ＋２８８”は図９におけるものと同様のものと
する。従って、“ＭＳＵ０ポート”が受信するアクセス
要求“Ｂ＋１２８”，“Ｂ＋１６０”，…，“Ｂ＋２８
８”に対しては、それぞれバンク“Ｂ＋１２８”，“Ｂ
＋１６０”，…，“Ｂ＋２８８”のビジーチェックが行
なわれる。図１の最下欄に示す“ＭＳＵ０リセット”の
欄のバンクは、そのタイミングでバンクビジーを解除す
るバンクを示している。

【００１５】本発明では、リクエストキューがリクエス
トポートへアクセス要求を出力するのに先立って、その
アクセス要求についてのバンクビジーチェックが行なわ
れる。例えば、Ｔ₂のタイミングで“ＣＰＵ０リクエス
トキュー”の先頭にくるアクセス要求Ａｂについては、
そのタイミングでバンクＡのビジーチェックが行なわれ
る。バンクＡは、先のアクセス要求ＡａによってＴ₅の
タイミングまでビジー状態を保つので、この間、アクセ
ス要求Ａｂは“ＭＳＵ０ポート”へ出力されることなく
“ＣＰＵ０リクエストキュー”において待ち状態とな
る。

【００１６】アクセス要求Ａｂを“ＭＳＵ０ポート”へ
出力するタイミングは、バンクＡのビジーチェックのみ
で判断することができる。また、“ＭＳＵ０リセット”
が示すバンクＡへのリセット条件をみることにより、ア
クセス要求Ａｂを出力するタイミングを“ＭＳＵ０ポー
ト”での待ち状態を発生させないタイミングのうち、最
も早いタイミングとすることもできる。図１に示す制御
方式では、図９に示した制御方式とは異なり、“ＭＳＵ
０ポート”で待ち状態となるアクセス要求がなくなって
いる。

【００１７】図１および図９に示すアクセス要求につい
て、さらに詳しく具体的に述べると、アクセス要求Ａａ
〜Ａｅは、“ＣＰＵ０”が毎サイクル“プラス０”バイ
トずつアドレス値を加算して発行した４バイトないし８
バイトのアクセス要求である。言い換えると、アクセス
要求Ａａ〜Ａｅは、同一バンク内の異なる領域へのアク
セス要求である。また、アクセス要求Ｂ，“Ｂ＋３
２”，…，“Ｂ＋２８８”は、“ＣＰＵ１”が毎サイク
ル“プラス３２”バイトずつアドレス値を加算して発行
した３２バイトブロックのアクセス要求である。この３
２バイトブロックは、８バイトずつに分割されて、“Ｍ
ＳＵ０ポート”〜“ＭＳＵ３ポート”にそれぞれセット
される。

【００１８】アクセス要求Ａａ〜Ａｅ並びにアクセス要
求Ｂ，“Ｂ＋３２”，…，“Ｂ＋２８８”は、ロードア
クセス若しくはストアアクセスであり、その実行時間
は、７ｔないし８ｔ程度である。このアクセス要求の種
類によって、バンクビジーの期間が定まるので、ロード
アクセスやストアアクセスよりも実行時間の長いパーシ
ャルストアアクセスについて比べれば、本発明と従来技
術との差は一層顕著なものとなる。パーシャルストアア
クセスの実行時間は、２２ｔないし２３ｔ程度の長いも
のである。なお、図１ａ最下欄に示す“ＭＳＵ０リセッ
ト”は、アクセス要求の種類をみて、そのリセット条件
を予め定めたタイミングで設定しているものである。

【００１９】

【実施例】図２は、本発明の一実施例を示す図である。
図２において、ＭＣＵ１は“ＣＰＵ０”〜“ＣＰＵ３”
が発行するアクセス要求を受信して、その発信の可否を
決定する。発信が可となったアクセス要求は、ＭＣＵ１
から“ＭＳＵ０”〜“ＭＳＵ３”へ発信される。アクセ
ス要求が“ＭＳＵ０”〜“ＭＳＵ３”に届くとロードア
クセスやストアアクセスあるいはパーシャルストアアク
セスが実行されて、アクセス中のバンクはビジー状態と
なる。

【００２０】ＭＣＵ１は、４つのアクセス要求を保持で
きるリクエストキュー２〜５を有している。図１の例で
は、リクエストキュー２は“ＣＰＵ０”が発行するアク
セス要求を保持するように構成している。同様に、リク
エストキュー３は“ＣＰＵ１”が発行するアクセス要求
を、リクエストキュー４は“ＣＰＵ２”が発行するアク
セス要求を、リクエストキュー５は“ＣＰＵ３”が発行
するアクセス要求をそれぞれ保持するように構成してい
る。

【００２１】リクエストポート６〜９は、物理的な装置
である“ＭＳＵ０”〜“ＭＳＵ３”ごとに設けている。
リクエストポート６には、“ＭＳＵ０”へのアクセス要
求がセットされる。同様に、リクエストポート７には
“ＭＳＵ１”へのアクセス要求が、リクエストポート８
には“ＭＳＵ２”へのアクセス要求が、リクエストポー
ト９には“ＭＳＵ３”へのアクセス要求がそれぞれセッ
トされる。

【００２２】ビジーＦＦ群１８〜２１は、リクエストポ
ート６〜９ごと、すなわち物理的な装置である“ＭＳＵ
０”〜“ＭＳＵ３”ごとに設けている。ビジーＦＦ群１
８は、“ＭＳＵ０”の各バンクがビジー状態か否かを示
す情報を記憶している。同様に、ビジーＦＦ群１９は、
“ＭＳＵ１”の各バンクがビジー状態か否かを示す情報
を、ビジーＦＦ群２０は、“ＭＳＵ２”の各バンクがビ
ジー状態か否かを示す情報を、ビジーＦＦ群２１は、
“ＭＳＵ３”の各バンクがビジー状態か否かを示す情報
をそれぞれ記憶している。

【００２３】リクエストキュー２は、その先頭に位置す
るアクセス要求について、ビジーＦＦ群１４〜１７を参
照することによりビジーチェックを行なう。リクエスト
キュー２は、先頭のアクセス要求が“ＭＳＵ０”へのも
のであった場合には、デコーダ１４を用いてビジーＦＦ
群１８を参照する。ここでバンクビジーを検出できなか
った場合には、アクセス要求をリクエストポート６へ出
力する。リクエストポート６では、デコーダ１０を用い
てビジーＦＦ群１８を参照する。ここでバンクビジーが
検出できなかった場合には、アクセス要求をインタフェ
ースレジスタ２２にセットして、“ＭＳＵ０”へアクセ
ス要求の発信を行なう。

【００２４】リクエストキュー３〜５が保持するアクセ
ス要求についても同様に、その発信の可否が決定され
る。なお、インタフェースレジスタ２２〜２５は、外部
との電気的な整合や各部とのタイミング調整等の機能を
持つ。また、リセット情報保持レジスタ２６〜２９は、
アクセス要求の種類ごとに定められたタイミングで、ビ
ジー状態を解除すべきバンク情報を入力する。このリセ
ット情報保持レジスタ２６〜２９が出力するリセット信
号は、デコーダ１０〜１７で検出することが可能であ
る。

【００２５】図３は、ビジーＦＦ群を構成するビジーラ
ッチの構成例を示している。図３において、ビジーラッ
チ３０は６４個のラッチを用いて構成している。ビジー
ラッチ３０が担当するＭＳＵは、“バンク０”〜“バン
ク６３”までの６４個のバンクで構成しており、各ラッ
チは、その１つのバンクに対応している。なお、ラッチ
にはＵＰＡＤＲＳとＬＯＷＡＤＲＳとで表わされる
アドレスが付けられている。具体的に説明すれば、ＵＰ
ＡＤＲＳが“０１０”でＬＯＷＡＤＲＳが“００
１”のラッチ“ＬＳ１７”はＭＳＵの“バンク１７”の
ビジー状態を示すラッチである。

【００２６】図４は、リクエストポートのビット構成フ
ォーマット例を示す図である。図４において、ポートの
フォーマットは１１ビット構成となっている。第０番ビ
ットは、ポートが保持するアクセス要求が有効なもので
あるか否かを示す。第１〜６番ビットは、アクセス要求
先のバンクを特定するポートアドレスとなり、第７番ビ
ットはそのパリティビットである。第８，９番ビットは
アクセス要求のオペコードであり、第１０番ビットはそ
のパリティビットである。

【００２７】図５と図６とは、ポートアドレスのデコー
ダの構成例を示す図である。図５のデコーダは、アクセ
ス要求にあるポートアドレスの第０番ビットから第２番
ビットまでの３ビットをデコードしてビジーラッチのＵ
ＰＡＤＲＳを得るものである。図６のデコーダは、ア
クセス要求にあるポートアドレスの第３番ビットから第
５番ビットまでの３ビットとオペコードの第１番ビット
とをデコードしてビジーラッチのＬＯＷＡＤＲＳを得
るものである。

【００２８】例えば、アクセス要求のポートアドレス
“Ａｄｒｓｂ０，Ａｄｒｓｂ１，…，Ａｄｒｓｂ
５”が“０，１，０，０，０，１”であり、オペコード
“ＯＰＣｂ０，ＯＰＣｂ１”が“０，１”である場
合についてのデコード過程を説明する。図５に示すゲー
ト回路３１は、入力が“０”なので上側の出力線から
“Ｌ”を出力する。ゲート回路３２は、入力が“１”な
ので下側の出力線から“Ｌ”を出力する。ゲート回路３
３は、入力が“０”なので上側の出力線から“Ｌ”を出
力する。従って、ゲート回路３６はオンになり、ゲート
回路３４，３５，３７〜４１はオフになる。

【００２９】一方、図６に示すゲート回路４２は、入力
が“０”なので上側の出力線から“Ｌ”を出力する。ゲ
ート回路４３は、入力が“０”なので上側の出力線から
“Ｌ”を出力する。ゲート回路６７は、入力の“１”を
反転して“０”を出力する。従って、ゲート回路４４
は、入力の“０”と“１”との論理積が成立しないこと
となり“Ｈ”を出力する。ゲート回路４５は、２つの入
力の“１”と“１”との論理積が成立することとなり
“Ｌ”を出力する。従って、ゲート回路４７はオンにな
り、ゲート回路４６，４８〜５３はオフになる。

【００３０】このようにして、ポートアドレス“０１０
００１”から信号“−ＵＰＡＤＲＳ０１０”のオン
と、信号“−ＬＯＷＡＤＲＳ００１”のオンとが得
られる。図３に示したビジーラッチをあてはめると、ポ
ートアドレス“０１０００１”は、“バンク１７”のビ
ジー状態を示すラッチ“ＬＳ１７”のアドレスであるこ
とがわかる。なお、オペコードの第１番ビットが“０”
の場合には、４バイトアクセスとなるので、この場合に
は図６の２つのゲート回路４４，４５とも“Ｈ”を出力
するようなデコーダの構成となっている。

【００３１】図７は、バンクビジーのデコーダの構成例
を示す図である。図７においては、ＵＰＡＤＲＳが
“０００”であるカラムのラッチ“ＬＳ０”〜“ＬＳ
７”が示すバンクビジーのデコーダ部分が示されている
が、ＵＰＡＤＲＳが他の“００１”〜“１１１”のと
きのデコーダ部分も同様の構成をしているものとする。
よって、ＵＰＡＤＲＳが“００１”のときにバンクビ
ジーを検出すると信号“＋ＬＳＢｕｓｙ８〜１５”が
オンになり、ＵＰＡＤＲＳが“１１１”のときにバン
クビジーを検出すると信号“＋ＬＳＢｕｓｙ５６〜６
３”がオンになる。

【００３２】具体的に、図７において信号“−ＵＰＡ
ＤＲＳ０００”がオンであり信号“−ＬＯＷＡＤＲ
Ｓ１１１”がオンである場合について説明する。信号
“−ＵＰＡＤＲＳ０００”がオンの場合には、信号
“−ＵＰＡＤＲＳ００１”から信号“−ＵＰＡＤ
ＲＳ１１１”までの信号がオフであるので、信号“＋
ＬＳＢｕｓｙ８〜１５”から信号“＋ＬＳＢｕｓｙ
５６〜６３”までの各信号はオフである。また、信号
“−ＬＯＷＡＤＲＳ１１１”がオンの場合には、信
号“−ＬＯＷＡＤＲＳ０００”から信号“−ＬＯＷ
ＡＤＲＳ１１０”までの各信号がオフであるので、
ゲート回路５４〜６０の出力は必ずオフである。

【００３３】以上の理由により、信号“−ＵＰＡＤＲ
Ｓ０００”および信号“−ＬＯＷＡＤＲＳ１１１”
がオンの場合に、バンクビジーを示す信号“＋ＰＯＲＴ
ＬＳＢＵＳＹ”がオンになるときは、ゲート回路６１
の出力がオンになるときだけである。ゲート回路６１の
出力がオンになると、ゲート回路６２が出力する信号
“＋ＬＳＢｕｓｙ０〜７”がオンになり、ゲート回路
６３が出力する信号“＋ＰＯＲＴＬＳＢＵＳＹ”が
オンになる。

【００３４】ゲート回路６１の出力がオフの場合には、
信号“＋ＬＳＢｕｓｙ０〜７”から信号“＋ＬＳＢ
ｕｓｙ５６〜６３”までの何れの信号もオフとなり、バ
ンクビジーでないことを示す信号“−ＰＯＲＴＬＳ
ＢＵＳＹ”がオンになる。ゲート回路６１がオンになる
場合は、ビジーラッチを構成するラッチ“ＬＳ７”が
“バンク７”のビジーを示す信号“−ＬＳ７Ｂｕｓ
ｙ”をオンにしている場合である。

【００３５】図８は、ポートレジスタの論理を保持する
回路構成例を示す図である。アクセス要求をセットする
レジスタでは、アクセス要求の発信を待たせるか、ある
いは発信を許可して次のアクセス要求をセットするかの
決定を行なっている。現在保持するアクセス要求につい
てのバンクビジーは、ビジー状態を示す信号“＋ＰＯＲ
ＴＬＳＢＵＳＹ”で検出する。また、次のアクセス
要求は、信号“＋ＤＡＴＡＩＮ”に乗ってポートレジ
スタに入る。

【００３６】信号“＋ＣＬＯＣＫＩＮ”がオフのとき
には、ゲート回路６４，６５の出力はともにオフとなる
ので図８の回路は動作しない。信号“＋ＣＬＯＣＫＩ
Ｎ”がオンであり、信号“＋ＰＯＲＴＬＳＢＵＳ
Ｙ”がオンであるときには、ゲート回路６４の出力はオ
フとなる。一方のゲート回路６５は、スレーブのＦＦ回
路６９の出力をそのまま出力する。よって、ゲート回路
６６の出力も、マスターのＦＦ回路６８の出力も等しく
なる。結局、ポートレジスタには、現在保持するアクセ
ス要求の論理情報が継続して保持される。

【００３７】信号“＋ＣＬＯＣＫＩＮ”がオンであ
り、信号“−ＰＯＲＴＬＳＢＵＳＹ”がオンである
ときには、ゲート回路６５の出力はオフとなる。一方の
ゲート回路６４は信号“＋ＤＡＴＡＩＮ”をそのまま
出力する。よって、ポートレジスタには、次のアクセス
要求がセットされる。尚、各信号の頭に付した信号
“＋”は、その信号が正論理であることを示し、記号
“−”は、負論理であることを示している。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
あるＣＰＵの発行するアクセス要求が、他のＣＰＵの発
行するアクセス要求の流れを妨害しないような構成をと
っているので、アクセス要求の待ち時間を大幅に削減す
ることができる。という効果を奏し、計算機システムの
スループットの向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明による制御方式を説明するタイミングチ
ャートの図である。

【図２】本発明の一実施例を示す図である。

【図３】ビジーラッチの構成例を示す図である。

【図４】ポートのビット構成フォーマット例を示す図で
ある。

【図５】ポートアドレスのデコーダの構成例を示す図で
ある。

【図６】ポートアドレスのデコーダの構成例を示す図で
ある。

【図７】バンクビジーのデコーダの構成例を示す図であ
る。

【図８】ポートレジスタの論理を保持する回路構成例を
示す図である。

【図９】従来の制御方式を説明するタイミングチャート
の図である。

【符号の説明】

１主記憶制御装置２〜５リクエストキュー６〜９ポートレジスタ１０〜１７デコーダ１８〜２１ビジーＦＦ群２２〜２５インタフェースレジスタ２６〜２９リセット情報保持レジスタ３０ビジーラッチ３１〜６７ゲート回路６８，６９ＦＦ回路

Claims

【特許請求の範囲】

【請求項１】一つないし複数個の主記憶装置に対して
アクセスする複数個の装置からのアクセス要求を受け
て、主記憶装置に対する該アクセス要求の発信の可否を
決定すると共に、一つないし複数個のアクセス要求を保
持するリクエストキューと、アクセス要求を保持し、こ
れを主記憶装置へ向けて発信する複数個のリクエストポ
ートと、リクエストポートが保持するアクセス要求につ
いて主記憶装置のバンクビジーを検出する手段と、バン
クビジーの有無に従ってリクエストポートからのアクセ
ス要求の発信を制御する手段とを有する主記憶制御装置
において、リクエストキューがリクエストポートに出力するアクセ
ス要求について主記憶装置のバンクビジーを検出する手
段と、バンクビジーの有無に従ってリクエストキューからリク
エストポートへのアクセス要求の出力を制御する手段と
を設けることを特徴とする主記憶制御装置。
【請求項２】リクエストキューがリクエストポートに
出力するアクセス要求について主記憶装置のバンクビジ
ーに対するリセット信号を検出する手段と、バンクビジーの有無と共にバンクビジーに対するリセッ
ト条件に従ってリクエストキューからリクエストポート
へのアクセス要求の出力を制御する手段とを設ける請求
項１記載の主記憶制御装置。