JPH0234062B2 - Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki - Google Patents
MaruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshikiInfo
- Publication number
- JPH0234062B2 JPH0234062B2 JP8976985A JP8976985A JPH0234062B2 JP H0234062 B2 JPH0234062 B2 JP H0234062B2 JP 8976985 A JP8976985 A JP 8976985A JP 8976985 A JP8976985 A JP 8976985A JP H0234062 B2 JPH0234062 B2 JP H0234062B2
- Authority
- JP
- Japan
- Prior art keywords
- mcu
- priority control
- access
- unit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 53
- 230000004913 activation Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 230000008054 signal transmission Effects 0.000 claims 1
- 101100236764 Caenorhabditis elegans mcu-1 gene Proteins 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 238000010586 diagram Methods 0.000 description 10
- 238000012546 transfer Methods 0.000 description 7
- 241000839426 Chlamydia virus Chp1 Species 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000012937 correction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔概要〕
複数のプロセツサをそれぞれのメモリコントロ
ーラを介して結合したマルチプロセツサシステム
において、自系のプロセツサから他系のメモリへ
アクセスを行つた後、続いて自系のメモリへアク
セスを行うとデータ転送が競合するため、自系の
メモリコントローラの優先制御でアクセス要求が
選択されたとき、そのアクセス要求元ユニツトの
IDと他系で直前に選択されているアクセス要求
元ユニツトのIDとを比較し、一致したとき、す
なわち他系でも同ユニツトのアクセス要求が選択
されているとき、自系のメモリアクセスを抑止す
る。
ーラを介して結合したマルチプロセツサシステム
において、自系のプロセツサから他系のメモリへ
アクセスを行つた後、続いて自系のメモリへアク
セスを行うとデータ転送が競合するため、自系の
メモリコントローラの優先制御でアクセス要求が
選択されたとき、そのアクセス要求元ユニツトの
IDと他系で直前に選択されているアクセス要求
元ユニツトのIDとを比較し、一致したとき、す
なわち他系でも同ユニツトのアクセス要求が選択
されているとき、自系のメモリアクセスを抑止す
る。
本発明は、マルチプロセツサシステムに関する
ものであり、特にその中でもメモリに対するアク
セス制御方式に関する。
ものであり、特にその中でもメモリに対するアク
セス制御方式に関する。
第４図は、本発明が対象とするマルチプロセツ
サシステムの典型的な構成例を示したものであ
る。
サシステムの典型的な構成例を示したものであ
る。
第４図において、４０，４１はマルチプロセツ
サシステムを構成する２つの系のサブシステムを
示し、４２および４３は中央処理装置（以後
CPU―０，CPU―１と表す）、４４および４５は
チヤネルプロセツサ（以後CHP―０，CHP―１
と表す）、４６および４７はメモリコントローラ
（以後MCU―０，MCU―１と表す）、４６ａおよ
び４７ａは優先制御回路、４８および４９は主メ
モリ（以後、MSU―０，MSU―１と表す）であ
る。
サシステムを構成する２つの系のサブシステムを
示し、４２および４３は中央処理装置（以後
CPU―０，CPU―１と表す）、４４および４５は
チヤネルプロセツサ（以後CHP―０，CHP―１
と表す）、４６および４７はメモリコントローラ
（以後MCU―０，MCU―１と表す）、４６ａおよ
び４７ａは優先制御回路、４８および４９は主メ
モリ（以後、MSU―０，MSU―１と表す）であ
る。
２つの系４０，４１はそれぞれのメモリコント
ローラ（MCU―０，MCU―１）を介して結合さ
れ、中央処理装置（CPU―０，CPU―１）およ
びチヤネルプロセツサ（CHP―０，CHP―１）
は、互いに自系と他系の主メモリ（MSU―０，
MSU―１）をアクセスできるように構成されて
いる。
ローラ（MCU―０，MCU―１）を介して結合さ
れ、中央処理装置（CPU―０，CPU―１）およ
びチヤネルプロセツサ（CHP―０，CHP―１）
は、互いに自系と他系の主メモリ（MSU―０，
MSU―１）をアクセスできるように構成されて
いる。
なお図示のシステムでは、簡単化のために、１
つの系のMCUに接続されるCPU，CHP，MSU、
および他系のMCUがそれぞれ１個となつている
が、これらの個数は任意である。
つの系のMCUに接続されるCPU，CHP，MSU、
および他系のMCUがそれぞれ１個となつている
が、これらの個数は任意である。
各メモリコントローラ（MCU―０，MCU―
１）に設けられている優先制御回路４６ａ，４７
ａは、自系の中央処理装置CPUおよびチヤネル
プロセツサCHPからのアクセス要求と、他系の
メモリコントローラMCUから転送された他系の
CPUおよびCHPからのアクセス要求とについて、
自系の主メモリをアクセスするアクセス権を与え
る優先制御を行い、最も優先度の高い要求元ユニ
ツトを受付け実行させる。なお、あるユニツトが
他系の主メモリをアクセスする場合には、自系の
MCUを経由して他系のMCUにアクセス要求が送
られる構成がとられている。
１）に設けられている優先制御回路４６ａ，４７
ａは、自系の中央処理装置CPUおよびチヤネル
プロセツサCHPからのアクセス要求と、他系の
メモリコントローラMCUから転送された他系の
CPUおよびCHPからのアクセス要求とについて、
自系の主メモリをアクセスするアクセス権を与え
る優先制御を行い、最も優先度の高い要求元ユニ
ツトを受付け実行させる。なお、あるユニツトが
他系の主メモリをアクセスする場合には、自系の
MCUを経由して他系のMCUにアクセス要求が送
られる構成がとられている。
たとえばCPU―０が、他系のMSU―１をアク
セスする要求を発信した場合、そのアクセス要求
は、さる自系のMCU―０を経由して他系のMCU
―１の優先制御回路の優先制御を受け、ここで選
択されることによつて、MSU―１に対するメモ
リアクセスの実行が可能となる。
セスする要求を発信した場合、そのアクセス要求
は、さる自系のMCU―０を経由して他系のMCU
―１の優先制御回路の優先制御を受け、ここで選
択されることによつて、MSU―１に対するメモ
リアクセスの実行が可能となる。
次に具体的な動作を、第５図および第６図のタ
イミング図に示す。
イミング図に示す。
第５図は、CPU―０から自系のMSU―０へ
READアクセス動作を行つた例である。
READアクセス動作を行つた例である。
まずCPU―０から、アクセス要求REQがMSU
―０へ送出され、MCU―０の入力ポートにセツ
トされる。MCU―０は、優先制御を行い、この
場合はCPU―０からのREQが選択される。これ
によりMCU―０は、メモリアドレスをアドレス
レジスタMSADRにセツトし、MSU―０を起動
して、データのREAD動作を行わせる。
―０へ送出され、MCU―０の入力ポートにセツ
トされる。MCU―０は、優先制御を行い、この
場合はCPU―０からのREQが選択される。これ
によりMCU―０は、メモリアドレスをアドレス
レジスタMSADRにセツトし、MSU―０を起動
して、データのREAD動作を行わせる。
このようにしてMSU―０から読み出されたデ
ータは、MCU―０のREADデータレジスタRDR
にセツトされ、ECCコレクトを行つてから転送
データレジスタTDRを経てCPU―０へ送出され
る。
ータは、MCU―０のREADデータレジスタRDR
にセツトされ、ECCコレクトを行つてから転送
データレジスタTDRを経てCPU―０へ送出され
る。
第６図は、CPU―０から他系のMSU―１へ
READアクセス動作を行つた例である。
READアクセス動作を行つた例である。
まずCPU―０からMSU―１へのアクセス要求
REQがMCU―０へ送出される。このREQは、
MCU―０の入力ポートを経てMCU―１の入力ポ
ートへ転送され、これがMCU―１の優先制御で
選択されたとき、MCU―１はメモリアドレスを
MSADRにセツトし、MSU―１を起動し、デー
タのREAD動作を行わせる。
REQがMCU―０へ送出される。このREQは、
MCU―０の入力ポートを経てMCU―１の入力ポ
ートへ転送され、これがMCU―１の優先制御で
選択されたとき、MCU―１はメモリアドレスを
MSADRにセツトし、MSU―１を起動し、デー
タのREAD動作を行わせる。
MSU―１から読み出されたデータは、MCU―
１のREADデータレジスタRDRにセツトされ、
ECCコレクトを行つてからMCU―１のTDRを経
てMCU―０のTDRへ転送され、CPU―０へ送
出される。
１のREADデータレジスタRDRにセツトされ、
ECCコレクトを行つてからMCU―１のTDRを経
てMCU―０のTDRへ転送され、CPU―０へ送
出される。
ところで、第６図の例において、MCU―０と
MCU―１の間の信号転送に約1τ（クロツク）を要
し、また優先制御に1τを要するものとする。ここ
で、MCU―１の優先制御でCPU―０のREQが選
択されたとき、MCU―０ではCPU―０から次に
発信されたMSU―０に対するREADアクセスの
REQが受信されていて、これがMCU―０で次の
τで選択された場合、MSU―０とMSU―１から
それぞれ読み出されたデータの転送が、CPU―
０とMCU―０との間のバスで競合してしまう。
MCU―１の間の信号転送に約1τ（クロツク）を要
し、また優先制御に1τを要するものとする。ここ
で、MCU―１の優先制御でCPU―０のREQが選
択されたとき、MCU―０ではCPU―０から次に
発信されたMSU―０に対するREADアクセスの
REQが受信されていて、これがMCU―０で次の
τで選択された場合、MSU―０とMSU―１から
それぞれ読み出されたデータの転送が、CPU―
０とMCU―０との間のバスで競合してしまう。
これを回避するため、従来は次のような制御方
式がとられていた。
式がとられていた。
CPU―０からMSU―１に対するアクセス要
求がMCU―１に送られたときには、それが
MCU―１の優先制御で選択される次のクロツ
クまでは、CPU―０からMSU―０に対してア
クセス要求が次に発信されても、MCU―０で
の優先制御に参加させずに、保留しておく。
求がMCU―１に送られたときには、それが
MCU―１の優先制御で選択される次のクロツ
クまでは、CPU―０からMSU―０に対してア
クセス要求が次に発信されても、MCU―０で
の優先制御に参加させずに、保留しておく。
MCUにおける優先制御はそのまま行い、
MSUに起動をかけるが、バスの競合が生じる
場合、一方のデータ、たとえば自系のデータを
レジスタに待避しておいて、他系のデータが転
送された後で転送する。
MSUに起動をかけるが、バスの競合が生じる
場合、一方のデータ、たとえば自系のデータを
レジスタに待避しておいて、他系のデータが転
送された後で転送する。
上記した従来方式のでは、他系のメモリに対
するアクセス回数が多いと、自系のメモリアクセ
スの待ち時間が増大して性能の低下をきたし、
では待避用のレジスタ等を必要とするためにハー
ドウエア量が増大し、制御が複雑化するという問
題があつた。
するアクセス回数が多いと、自系のメモリアクセ
スの待ち時間が増大して性能の低下をきたし、
では待避用のレジスタ等を必要とするためにハー
ドウエア量が増大し、制御が複雑化するという問
題があつた。
またこれに対して、MCU―１での優先制御の
選択結果をMCU―０に送り、MCU―０では、
MCU―１で選択されたユニツト、たとえばCPU
―０からのアクセス要求のみを外して次の優先制
御を行うようにする方式が考えられるが、この方
式を実現するためには、MCU間の信号転送と優
先制御とを１クロツク内で行う必要があり、回路
の動作時間上無理が生じるという欠点があつた。
選択結果をMCU―０に送り、MCU―０では、
MCU―１で選択されたユニツト、たとえばCPU
―０からのアクセス要求のみを外して次の優先制
御を行うようにする方式が考えられるが、この方
式を実現するためには、MCU間の信号転送と優
先制御とを１クロツク内で行う必要があり、回路
の動作時間上無理が生じるという欠点があつた。
本発明は、ある系のユニツトが他系の主メモリ
に対してアクセス要求を行い、続いて自系の主メ
モリに対してアクセス要求を行つた場合、他系の
メモリコントローラでは、行つた優先制御の結果
選択した要求元ユニツトのID（識別情報）を一時
的に保持して、要求元の系のメモリコントローラ
へ１クロツク遅れで通知し、要求元の系のメモリ
コントローラでは、アクセス要求を行つた先の系
での優先制御の結果には関係なしに、次のアクセ
ス要求のための優先制御を行い、以下のおよび
の条件がともに満足されるときに、自系の主メ
モリに対するアクセス起動を抑止し、アクセス要
求元ユニツトへのバスの競合を回避するものであ
る。
に対してアクセス要求を行い、続いて自系の主メ
モリに対してアクセス要求を行つた場合、他系の
メモリコントローラでは、行つた優先制御の結果
選択した要求元ユニツトのID（識別情報）を一時
的に保持して、要求元の系のメモリコントローラ
へ１クロツク遅れで通知し、要求元の系のメモリ
コントローラでは、アクセス要求を行つた先の系
での優先制御の結果には関係なしに、次のアクセ
ス要求のための優先制御を行い、以下のおよび
の条件がともに満足されるときに、自系の主メ
モリに対するアクセス起動を抑止し、アクセス要
求元ユニツトへのバスの競合を回避するものであ
る。
他系の主メモリにアクセス要求を行つた系の
メモリコントローラで優先制御が行われたと
き、そこで選択されたユニツトと、他系での１
クロツク前の優先制御で選択されたアクセス要
求の要求元ユニツトとが同じであること。
メモリコントローラで優先制御が行われたと
き、そこで選択されたユニツトと、他系での１
クロツク前の優先制御で選択されたアクセス要
求の要求元ユニツトとが同じであること。
の要求元ユニツトは自系のメモリコントロ
ーラに直接接続されているユニツトであるこ
と。
ーラに直接接続されているユニツトであるこ
と。
なお、アクセス要求元の系のメモリコントロー
ラにおいて優先制御により選択され、アクセス権
を獲得しながらメモリアクセスを抑止されたユニ
ツトは、次のクロツクに行われる優先制御に再参
加する。
ラにおいて優先制御により選択され、アクセス権
を獲得しながらメモリアクセスを抑止されたユニ
ツトは、次のクロツクに行われる優先制御に再参
加する。
第１図は、本発明の原理を例示的に示す構成図
である。
である。
第１図において、１０および１１はマルチプロ
セツサシステムを構成する２つのサブシステム、
１２および１３は中央処理装置（CPU―０，
CPU―１）、１４および１５はチヤネルプロセツ
サ（CHP―０，CHP―１）、１６および１７は相
互に結合されたメモリコントローラ（MCU―０，
MCU―１）、１６ａおよび１７ｂは優先制御回
路、１６ｂおよび１７ｂは優先制御で選択された
ユニツトの識別情報（ID）を保持する被選択ユ
ニツトIDレジスタ、１６ｃおよび１７ｃは自系
のアクセス要求元ユニツトに対する競合を検出す
る比較器、そして１８および１９は主メモリ
（MSU―０，MSU―１）を表している。
セツサシステムを構成する２つのサブシステム、
１２および１３は中央処理装置（CPU―０，
CPU―１）、１４および１５はチヤネルプロセツ
サ（CHP―０，CHP―１）、１６および１７は相
互に結合されたメモリコントローラ（MCU―０，
MCU―１）、１６ａおよび１７ｂは優先制御回
路、１６ｂおよび１７ｂは優先制御で選択された
ユニツトの識別情報（ID）を保持する被選択ユ
ニツトIDレジスタ、１６ｃおよび１７ｃは自系
のアクセス要求元ユニツトに対する競合を検出す
る比較器、そして１８および１９は主メモリ
（MSU―０，MSU―１）を表している。
MCU―０およびMCU―１において、優先制御
回路１６ａおよび１７ａは、自系および他系のサ
ブシステム１０，１１内のユニツトCPU―０，
CHP―０，CPU―１、CHP―１からのアクセス
要求について優先制御を行い、最も優先度の高い
ユニツトを選択してそのIDを出力し、自系の主
メモリ（MSU―０，MSU―１）に対するアクセ
スを許可する。
回路１６ａおよび１７ａは、自系および他系のサ
ブシステム１０，１１内のユニツトCPU―０，
CHP―０，CPU―１、CHP―１からのアクセス
要求について優先制御を行い、最も優先度の高い
ユニツトを選択してそのIDを出力し、自系の主
メモリ（MSU―０，MSU―１）に対するアクセ
スを許可する。
優先制御回路１６ａおよび１７ａから出力され
たユニツトIDは、それぞれ被選択ユニツトIDレ
ジスタ１６ｂおよび１７ｂにも格納されるととも
に比較器１６ｃおよび１７ｃの一方の入力に印加
される。
たユニツトIDは、それぞれ被選択ユニツトIDレ
ジスタ１６ｂおよび１７ｂにも格納されるととも
に比較器１６ｃおよび１７ｃの一方の入力に印加
される。
被選択ユニツトIDレジスタ１６ｂおよび１７
ｂのそれぞれの入力IDは、１クロツク遅れて他
系のMCU内の比較器１７ｃおよび１６ｃの他方
の入力へ転送される。
ｂのそれぞれの入力IDは、１クロツク遅れて他
系のMCU内の比較器１７ｃおよび１６ｃの他方
の入力へ転送される。
したがつて、比較器１６ｃおよび１７ｃは、１
クロツク前の他系のMCUでの優先制御による選
択結果と現クロツクにおける自系のMCUでの優
先制御による選択結果とを比較し、一致検出を行
う。
クロツク前の他系のMCUでの優先制御による選
択結果と現クロツクにおける自系のMCUでの優
先制御による選択結果とを比較し、一致検出を行
う。
比較器１６ｃおよび１７ｃの出力は、それぞれ
優先制御回路１６ａおよび１７ａから出力される
IDが自系ユニツトのものである場合にだけ有効
にされる。
優先制御回路１６ａおよび１７ａから出力される
IDが自系ユニツトのものである場合にだけ有効
にされる。
このようにして、比較器１６ｃあるいは１７ｃ
から有効な一致出力が生じたとき、その系では自
系の主メモリへのアクセスの起動が抑止される。
から有効な一致出力が生じたとき、その系では自
系の主メモリへのアクセスの起動が抑止される。
MCU間での信号転送に１クロツク、そして各
MCU内での優先制御に１クロツクかかるシステ
ムでは、本発明により、各系のMCUでの優先制
御の結果は、レジスタにいつたん保持されて次の
クロツクで他系のMCUへ通知される。
MCU内での優先制御に１クロツクかかるシステ
ムでは、本発明により、各系のMCUでの優先制
御の結果は、レジスタにいつたん保持されて次の
クロツクで他系のMCUへ通知される。
このため、１つのユニツトが他系の主メモリと
アクセス要求を出した次のクロツクで系の主メモ
リへアクセス要求を出したとき、両系での優先制
御の結果それぞれのアクセス要求が選択された場
合が簡単に検出でき、従来の優先制御の論理を変
更せずに自系のメモリアクセスを抑止できる。
アクセス要求を出した次のクロツクで系の主メモ
リへアクセス要求を出したとき、両系での優先制
御の結果それぞれのアクセス要求が選択された場
合が簡単に検出でき、従来の優先制御の論理を変
更せずに自系のメモリアクセスを抑止できる。
第２図は本発明の１実施例システムの要部構成
図であり、第３図は１動作例のタイミング図であ
る。
図であり、第３図は１動作例のタイミング図であ
る。
第２図において、１６および１７は、第１図に
示した２つの系内の各メモリコントローラMCU
―０およびMCU―１であり、２０および２１は
優先制御回路、２２は入力ポート、２３はセレク
タ回路、２４はアドレスレジスタMSADR，２５
は被選択ユニツトIDレジスタ、２６は比較器、
２７はAND回路、２８は禁止回路を表す。
示した２つの系内の各メモリコントローラMCU
―０およびMCU―１であり、２０および２１は
優先制御回路、２２は入力ポート、２３はセレク
タ回路、２４はアドレスレジスタMSADR，２５
は被選択ユニツトIDレジスタ、２６は比較器、
２７はAND回路、２８は禁止回路を表す。
なお第２図においては、図の複雑化を避けるた
め、MCU―０およびMCU―１の動作を説明する
上で必要となる要素のみを取り出して示してある
が、MCU―０およびMCU―１中には、図示され
ている構成が対称的に存在しているものと考える
べきである。
め、MCU―０およびMCU―１の動作を説明する
上で必要となる要素のみを取り出して示してある
が、MCU―０およびMCU―１中には、図示され
ている構成が対称的に存在しているものと考える
べきである。
また動作例として、第３図に示すように、最初
のアクセス要求がCPU―０から他系のMCU―１
に対して行われ、次のクロツクで２番号のアクセ
ス要求が同じCPU―０から自系のMCU―０に対
して行われた場合について説明する。
のアクセス要求がCPU―０から他系のMCU―１
に対して行われ、次のクロツクで２番号のアクセ
ス要求が同じCPU―０から自系のMCU―０に対
して行われた場合について説明する。
CPU―０から発信されたMSU―１宛のアクセ
ス要求は、MCU―０からMCU―１の入力ポート
２２の１つへ入力される。
ス要求は、MCU―０からMCU―１の入力ポート
２２の１つへ入力される。
入力ポート２２は、CPU―０，CHP―０，
CPU―１，CHP―１の各ユニツトからMSU―１
へのアクセス要求を受付け、優先制御回路２１へ
リクエスト信号を送り、セレクタ回路２３へはア
ドレスを送る。
CPU―１，CHP―１の各ユニツトからMSU―１
へのアクセス要求を受付け、優先制御回路２１へ
リクエスト信号を送り、セレクタ回路２３へはア
ドレスを送る。
優先制御回路２１は、各ユニツトからのリクエ
スト信号に基づいて優先制御を行い、選択された
ユニツトのID、ここではCPU―０のIDがセレク
タ回路２３と被選択ユニツトIDレジスタ２５に
印加される。
スト信号に基づいて優先制御を行い、選択された
ユニツトのID、ここではCPU―０のIDがセレク
タ回路２３と被選択ユニツトIDレジスタ２５に
印加される。
セレクタ回路２３は、選択されたユニツト
CPU―０のアドレスを、アドレスレジスタ
MSADR２４に設定する。
CPU―０のアドレスを、アドレスレジスタ
MSADR２４に設定する。
MSADR２４に設定されたアドレスは、MCU
―１に対するメモリ起動信号MSUlGOが発信さ
れたとき、MSU―１へ転送される。
―１に対するメモリ起動信号MSUlGOが発信さ
れたとき、MSU―１へ転送される。
被選択ユニツトIDレジスタ２５に入力された
被選択ユニツトのIDは、１クロツク遅れてMCU
―０の比較器２６の一方の入力へ転送される。
被選択ユニツトのIDは、１クロツク遅れてMCU
―０の比較器２６の一方の入力へ転送される。
このときMCU―０の優先制御回路２０は、次
の優先制御の結果、すなわちこの場合はCPU―
０のIDを出力しており、比較器２６は、これを
他系の被選択ユニツトIDレジスタ２５から受信
した１クロツク前のMCU―１での被選択ユニツ
トのIDと比較し、一致／不一致を検出する。
の優先制御の結果、すなわちこの場合はCPU―
０のIDを出力しており、比較器２６は、これを
他系の被選択ユニツトIDレジスタ２５から受信
した１クロツク前のMCU―１での被選択ユニツ
トのIDと比較し、一致／不一致を検出する。
比較器２６の出力はAND回路２７の一方の入
力に印加され、AND回路２７の他方の入力には、
優先制御回路２０から出力される被選択ユニツト
IDがCPU―０／CHP―０、すなわち自系のユニ
ツトであることを示す信号が印加され、AND回
路２７の両入力が“１”となつたときに、MSU
―０の起動を抑止する信号が出力される。
力に印加され、AND回路２７の他方の入力には、
優先制御回路２０から出力される被選択ユニツト
IDがCPU―０／CHP―０、すなわち自系のユニ
ツトであることを示す信号が印加され、AND回
路２７の両入力が“１”となつたときに、MSU
―０の起動を抑止する信号が出力される。
AND回路２７の出力は、禁止回路２８に印加
され、MSU―０の起動信号MSU0GOがMSU―
０へ送出されるのを禁止する。
され、MSU―０の起動信号MSU0GOがMSU―
０へ送出されるのを禁止する。
このようにして、ある系の１つのユニツトから
他系のメモリへアクセス要求が出された後、続い
て自系のメモリへアクセス要求が出された場合で
あつて、しかも両系における優先制御の結果それ
ぞれ選択された場合のみを限定的に検出し、自系
のメモリアクセスを抑止する。
他系のメモリへアクセス要求が出された後、続い
て自系のメモリへアクセス要求が出された場合で
あつて、しかも両系における優先制御の結果それ
ぞれ選択された場合のみを限定的に検出し、自系
のメモリアクセスを抑止する。
本発明によれば、マルチプロセツサシステムに
おいて、１つのユニツトから他系と自系のメモリ
に対する連続するアクセス要求が頻繁に発生する
ような処理が行われる場合の平均的なアクセス時
間の増大を防ぎ、少ないハードウエアの増加で効
率的なアクセス制御が実現できる。
おいて、１つのユニツトから他系と自系のメモリ
に対する連続するアクセス要求が頻繁に発生する
ような処理が行われる場合の平均的なアクセス時
間の増大を防ぎ、少ないハードウエアの増加で効
率的なアクセス制御が実現できる。
第１図は本発明の原理的構成図、第２図は本発
明の１実施例システムの要部構成図、第３図は第
２図に示す実施例システムの動作例のタイミング
図、第４図はマルチプロセツサシステムの典型的
な構成図、第５図および第６図は従来方式の動作
例のタイミング図である。 第１図において、１０，１１はサブシステム、
１２，１３は中央処理装置（CPU―０，CPU―
１）、１４，１５はチヤネルプロセツサ（CHP―
０，CHP―１）、１６，１７はメモリコントロー
ラ（MCU―０，MCU―１）、１８，１９は主メ
モリ（MSU―０，MSU―１）、１６ａ，１７ａ
は優先制御回路、１６ｂ，１７ｂは被選択ユニツ
トIDレジスタ、１６ｃ，１７ｃは比較器を表す。
明の１実施例システムの要部構成図、第３図は第
２図に示す実施例システムの動作例のタイミング
図、第４図はマルチプロセツサシステムの典型的
な構成図、第５図および第６図は従来方式の動作
例のタイミング図である。 第１図において、１０，１１はサブシステム、
１２，１３は中央処理装置（CPU―０，CPU―
１）、１４，１５はチヤネルプロセツサ（CHP―
０，CHP―１）、１６，１７はメモリコントロー
ラ（MCU―０，MCU―１）、１８，１９は主メ
モリ（MSU―０，MSU―１）、１６ａ，１７ａ
は優先制御回路、１６ｂ，１７ｂは被選択ユニツ
トIDレジスタ、１６ｃ，１７ｃは比較器を表す。
Claims (1)
- 【特許請求の範囲】 １ 複数の系の各プロセツサ１０，１１がそれぞ
れのメモリコントローラ１６，１７を介して結合
され、メモリコントローラ間の信号伝送に１クロ
ツクを要するマルチプロセツサシステムにおい
て、 上記各メモリコントローラ１６，１７は、自系
の主メモリ１８，１９に対する他系のユニツトか
らのアクセス要求について所定の論理にしたがつ
た選択を行う優先制御回路１６ａ，１７ａと、 上記優先制御回路により選択されたアクセス要
求元ユニツトの識別情報を一時的に記憶し、他系
のメモリコントローラへ通知する被選択ユニツト
識別情報レジスタ１６ｂ，１７ｂと、 自系の優先制御回路により選択されたアクセス
要求元ユニツトの識別情報と、他系のメモリコン
トローラの被選択ユニツト識別情報レジスタから
通知された１クロツク前の被選択ユニツト識別情
報との一致を検出する比較器１６ｃ，１７ｃとを
そなえ、 上記比較器が一致を検出したとき、そのアクセ
ス要求元ユニツトが自系のユニツトであつた場合
には、自系の主メモリに対するアクセス起動を抑
止することを特徴とするメモリアクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8976985A JPH0234062B2 (ja) | 1985-04-25 | 1985-04-25 | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8976985A JPH0234062B2 (ja) | 1985-04-25 | 1985-04-25 | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248153A JPS61248153A (ja) | 1986-11-05 |
| JPH0234062B2 true JPH0234062B2 (ja) | 1990-08-01 |
Family
ID=13979899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8976985A Expired - Lifetime JPH0234062B2 (ja) | 1985-04-25 | 1985-04-25 | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0234062B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0538759U (ja) * | 1991-10-29 | 1993-05-25 | 鹿児島日本電気株式会社 | 蛍光表示管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643769A (en) * | 1987-06-26 | 1989-01-09 | Nippon Telegraph & Telephone | Memory access system |
| US5214769A (en) * | 1987-12-24 | 1993-05-25 | Fujitsu Limited | Multiprocessor control system |
-
1985
- 1985-04-25 JP JP8976985A patent/JPH0234062B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0538759U (ja) * | 1991-10-29 | 1993-05-25 | 鹿児島日本電気株式会社 | 蛍光表示管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61248153A (ja) | 1986-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| AU687627B2 (en) | Multiprocessor system bus protocol for optimized accessing of interleaved storage modules | |
| US5313591A (en) | Computer bus arbitration for N processors requiring only N unidirectional signal leads | |
| JPH08255124A (ja) | データ処理システムおよび方法 | |
| JPS62266642A (ja) | デ−タ処理装置 | |
| JPH0479026B2 (ja) | ||
| JPH05274252A (ja) | コンピュータシステムにおけるトランザクション実行方法 | |
| US5255373A (en) | Decreasing average time to access a computer bus by eliminating arbitration delay when the bus is idle | |
| US5913231A (en) | Method and system for high speed memory address forwarding mechanism | |
| US5931931A (en) | Method for bus arbitration in a multiprocessor system | |
| JPH0234062B2 (ja) | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki | |
| JPH03238539A (ja) | メモリアクセス制御装置 | |
| JPH10307788A (ja) | バスブリッジ | |
| JPS63175964A (ja) | 共有メモリ | |
| JPH05289987A (ja) | バス権調停回路 | |
| JPH022178B2 (ja) | ||
| JP3211694B2 (ja) | マルチプロセッサ接続方式 | |
| JP3098550B2 (ja) | バス制御方式 | |
| JPH05108476A (ja) | 主記憶制御装置 | |
| JPH0666060B2 (ja) | バス優先権制御方式 | |
| JPH06231032A (ja) | アクセス制御装置 | |
| JP3458439B2 (ja) | 情報処理装置 | |
| JP2504528B2 (ja) | 主記憶制御装置間バス制御方式 | |
| JP2964153B2 (ja) | データアクセス方式 | |
| JPH05274273A (ja) | コンピュータ・システムに於ける素子のインターロック・スキーム |