JPS59225426A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS59225426A JPS59225426A JP10040183A JP10040183A JPS59225426A JP S59225426 A JPS59225426 A JP S59225426A JP 10040183 A JP10040183 A JP 10040183A JP 10040183 A JP10040183 A JP 10040183A JP S59225426 A JPS59225426 A JP S59225426A
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- JP
- Japan
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- input
- data transfer
- main memory
- output
- control device
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の属する技術分野〉
本発明は入出力制御装置に関し、特にインターリーブ方
式の主記憶装置へのアクセスに係る入出力制御装置に関
するものである。
式の主記憶装置へのアクセスに係る入出力制御装置に関
するものである。
〈従来技術〉
従来の入出力制御装置は複数の入出力装置が同時に動作
する場合に個々の入出力ボート部からのデータ転送要求
が同時に発生するので、前記要求の中からひとつを選択
して、主記憶へ送出しなければならない。この選択方式
は各入出力ボート部に優先順位を割９付け、複数の入出
力ボート部に同時に発生した要求の中から最も優先順位
の高いものを選択する方式であった。しかし、この方式
では、要求の選択が個々のボート部からのデータ転送要
求アドレスには全く無関係であるため、異なるボート部
からの主記憶の同一バンクに対する要求が連続する場合
が存在する。この場合後続の主記憶要求は主記憶ビジー
の状態が解除されまで受は付けられない。即ち、従来の
入出力制御装置は同一の主記憶バンクへ連続して要求を
送出し、主記憶ビジーで待たされる時間があるので、そ
の時の選択されなかったボート部からのデータ転送要求
が、例え、主記憶ビジーでないバンクへの要求であって
も第４図に示すように待ち状態に置かれるという欠点が
有った。
する場合に個々の入出力ボート部からのデータ転送要求
が同時に発生するので、前記要求の中からひとつを選択
して、主記憶へ送出しなければならない。この選択方式
は各入出力ボート部に優先順位を割９付け、複数の入出
力ボート部に同時に発生した要求の中から最も優先順位
の高いものを選択する方式であった。しかし、この方式
では、要求の選択が個々のボート部からのデータ転送要
求アドレスには全く無関係であるため、異なるボート部
からの主記憶の同一バンクに対する要求が連続する場合
が存在する。この場合後続の主記憶要求は主記憶ビジー
の状態が解除されまで受は付けられない。即ち、従来の
入出力制御装置は同一の主記憶バンクへ連続して要求を
送出し、主記憶ビジーで待たされる時間があるので、そ
の時の選択されなかったボート部からのデータ転送要求
が、例え、主記憶ビジーでないバンクへの要求であって
も第４図に示すように待ち状態に置かれるという欠点が
有った。
〈発明の目的〉
本発明は従来の入出力制御装置における欠点を除去する
と共に入出力装置の待ち状態を回避し、主記憶への効率
の良いデータ転送を可能にした入出力制御装置を提供す
ることにある。
と共に入出力装置の待ち状態を回避し、主記憶への効率
の良いデータ転送を可能にした入出力制御装置を提供す
ることにある。
本発明の他の目的は、高優先度のボート部からのデータ
転送要求が主記憶ビジーで待たされることが明らかな場
合に、低優先度のボート部からのデータ転送要求であり
ても主記憶ビジーでない主記憶バンクへの要求を選択し
て主記憶へ送出することによシ、入出力装置の待ち状態
を回避し、効率良くデータ転送可能な入出力制御装置を
提供することにある。
転送要求が主記憶ビジーで待たされることが明らかな場
合に、低優先度のボート部からのデータ転送要求であり
ても主記憶ビジーでない主記憶バンクへの要求を選択し
て主記憶へ送出することによシ、入出力装置の待ち状態
を回避し、効率良くデータ転送可能な入出力制御装置を
提供することにある。
〈発明の構成〉
本発明によればインターリーブ方式の主記憶装置に接続
される入出力制御装置共通部と、該共通部に接続された
複数の入出力ボート部とから構成される入出力制御装置
において、前記主記憶装置へ送出したアドレス情報の一
部を一定期間保持する手段と、前記アドレス情報の一部
と前記複数の入出力ボート部からのデータ転送要求に関
するアドレス情報の一部とを比較する手段と、前記比較
手段の結果によシ前記複数のボート部からのデータ転送
要求のひとつを選択する手段とを含むことを特徴とする
入出力制御装置が得られる。
される入出力制御装置共通部と、該共通部に接続された
複数の入出力ボート部とから構成される入出力制御装置
において、前記主記憶装置へ送出したアドレス情報の一
部を一定期間保持する手段と、前記アドレス情報の一部
と前記複数の入出力ボート部からのデータ転送要求に関
するアドレス情報の一部とを比較する手段と、前記比較
手段の結果によシ前記複数のボート部からのデータ転送
要求のひとつを選択する手段とを含むことを特徴とする
入出力制御装置が得られる。
更に本発明によれば、選択手段は高優先度のボート部か
らのデータ転送要求が主記憶のビジーで低優先度のボー
ト部からのデータ転送要求が主記憶のビジーでない主記
憶バッファへの要求である場合に、これを選択して主記
憶へ送出するようにした特許請求の範囲第１項記載の入
出力制御装置が得られる。
らのデータ転送要求が主記憶のビジーで低優先度のボー
ト部からのデータ転送要求が主記憶のビジーでない主記
憶バッファへの要求である場合に、これを選択して主記
憶へ送出するようにした特許請求の範囲第１項記載の入
出力制御装置が得られる。
〈実施例の説明〉
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を適用したデータ処理装置を
示す。第１図において、データ処理装置はインタリープ
方式の主記憶装置１０と、複数の入出力装置３０ａ、３
０ｂ、３０ｃ、３０ｄと、主記憶装置ｉｏおよび複数の
入出力装置３０ａ、３０ｂ、３Ｑｃ３０ｄ に接続さ
れる本発明の一実施例の入出力制御装置２０とから構成
される。本実施例である入出力制御装置２０はインタリ
ーブ方式の主記憶装［１０に接続される選択手段を含む
入出力制御装置共通部２１と、入出力装置３０ａ、３０
ｂ、３０ｃ。
示す。第１図において、データ処理装置はインタリープ
方式の主記憶装置１０と、複数の入出力装置３０ａ、３
０ｂ、３０ｃ、３０ｄと、主記憶装置ｉｏおよび複数の
入出力装置３０ａ、３０ｂ、３Ｑｃ３０ｄ に接続さ
れる本発明の一実施例の入出力制御装置２０とから構成
される。本実施例である入出力制御装置２０はインタリ
ーブ方式の主記憶装［１０に接続される選択手段を含む
入出力制御装置共通部２１と、入出力装置３０ａ、３０
ｂ、３０ｃ。
３０ｄ に接続され、前記選択手段により選択される
入出力ボート２２ａ、２２ｂ、２２ｃ、２２ｄとを含む
。
入出力ボート２２ａ、２２ｂ、２２ｃ、２２ｄとを含む
。
第２図線本発明の一実施例に用いる入出力制御装置共通
部を示す。第２図において、入出力制御装置共通部２１
は個々の入出力ボート部３０ａ〜３０ｄからのデ−タ転
送可能を記憶するスリップフロツブ群４０（４０ａ 〜
４ｏｄ）と、該７す′ツブ７０ッグ群４０８〜４０ｄの
うち１つを選択し、主記憶アクセス要求５２および入出
力ボート番号５３を送出する優先度判定回路５１および
データ転送要求信号をゲートするゲート回路５０ａ〜５
０ｄとを含む選択手段５０と、各ボート部からのデータ
転送要求に関するアドレス情報を格納するレジスタ群９
０と、前記アドレス情報に含まれるバンク番号を格納す
るレジスタ群１００と、該レジスタ群１００のバンク番
号を記憶する手段８０と、主記憶装置へ送
・出したアドレス情報と入出力ボートからのアドレス情
報とを比較する手段とを含む。
部を示す。第２図において、入出力制御装置共通部２１
は個々の入出力ボート部３０ａ〜３０ｄからのデ−タ転
送可能を記憶するスリップフロツブ群４０（４０ａ 〜
４ｏｄ）と、該７す′ツブ７０ッグ群４０８〜４０ｄの
うち１つを選択し、主記憶アクセス要求５２および入出
力ボート番号５３を送出する優先度判定回路５１および
データ転送要求信号をゲートするゲート回路５０ａ〜５
０ｄとを含む選択手段５０と、各ボート部からのデータ
転送要求に関するアドレス情報を格納するレジスタ群９
０と、前記アドレス情報に含まれるバンク番号を格納す
るレジスタ群１００と、該レジスタ群１００のバンク番
号を記憶する手段８０と、主記憶装置へ送
・出したアドレス情報と入出力ボートからのアドレス情
報とを比較する手段とを含む。
第１図の入出力装置３０ａ〜３０ｄは同時動作可能でち
ゃ、入出力ボート部２２ａ〜２２ｄの優先順位は２２ａ
、２２ｂ、２２ｃ、２２ｄの順で低くなる。複数の入出
力装置 ３０ ａ〜３０ｄが同時に動作すると、入出力
ボート部２０ａ〜２０ｄから共通部２１に対
、。
ゃ、入出力ボート部２２ａ〜２２ｄの優先順位は２２ａ
、２２ｂ、２２ｃ、２２ｄの順で低くなる。複数の入出
力装置 ３０ ａ〜３０ｄが同時に動作すると、入出力
ボート部２０ａ〜２０ｄから共通部２１に対
、。
し、複数のデータ転送要求が同時に発生し得る。
中央処理装置又は入出力制御装置２０はデータ転送開始
前にアドレス情報格納レジスタ９０８〜９０ｄ及びバン
ク番号格納レジスタ１０ａ−１０ｄを初期設定する。入
出力装置３０ａ〜３０ｄからの第１のデータ転送要求が
入出力ボート部２２ａ〜２２ｄを介して制御線４ ｔ
ａ〜４１ｄに発生すると７リツプ７０ツブ４０８〜４０
ｄはそれぞれに対応してセットし、入出力ボート部２２
ａ〜２２ｄに予め定められた優先順位に従い選択手段５
０によシ選択される。選択手段５０は主記憶アクセス要
求５２を主記憶へ送出するとともに、選択された入出力
ボート番号が線５３へ出力される。また、主記憶アクセ
ス要求５２は７リツグ７０ツグ７０に記憶され、少くと
も１クロック間保持される。記憶手段８０のバンク番号
記憶レジスタ８２には選択回路８１及び入出力ボート番
号５３により選択されたバンク番号格納レジスタ１００
８〜１００ｄの内のひとつが記憶される。
前にアドレス情報格納レジスタ９０８〜９０ｄ及びバン
ク番号格納レジスタ１０ａ−１０ｄを初期設定する。入
出力装置３０ａ〜３０ｄからの第１のデータ転送要求が
入出力ボート部２２ａ〜２２ｄを介して制御線４ ｔ
ａ〜４１ｄに発生すると７リツプ７０ツブ４０８〜４０
ｄはそれぞれに対応してセットし、入出力ボート部２２
ａ〜２２ｄに予め定められた優先順位に従い選択手段５
０によシ選択される。選択手段５０は主記憶アクセス要
求５２を主記憶へ送出するとともに、選択された入出力
ボート番号が線５３へ出力される。また、主記憶アクセ
ス要求５２は７リツグ７０ツグ７０に記憶され、少くと
も１クロック間保持される。記憶手段８０のバンク番号
記憶レジスタ８２には選択回路８１及び入出力ボート番
号５３により選択されたバンク番号格納レジスタ１００
８〜１００ｄの内のひとつが記憶される。
第１のデータ転送要求が主記憶へ送出された直後のサイ
クルで、クリップフロップ４０８〜４０ｄに第２のデー
タ転送要求が存在すると、バンク番号格納レジスタ１０
０ａ〜１００ｄの内容はレジスタ８２の内容と比較回路
６２ａ〜６２ｄにより比較され、前記比較結果は選択手
段５０内で７リツプ７０ツブ４０ａ〜４０ｄとの論理積
をとられ、優先度判定回路５１に入力される。即ち主記
憶ビジーである／（ンクへの要求はグー）５０ａ〜５０
ｄ Ｋよりマスクされ判定回路５１に入力されないため
、主記憶ビジーでない複数の要求のみで優先度判定が行
われる。
クルで、クリップフロップ４０８〜４０ｄに第２のデー
タ転送要求が存在すると、バンク番号格納レジスタ１０
０ａ〜１００ｄの内容はレジスタ８２の内容と比較回路
６２ａ〜６２ｄにより比較され、前記比較結果は選択手
段５０内で７リツプ７０ツブ４０ａ〜４０ｄとの論理積
をとられ、優先度判定回路５１に入力される。即ち主記
憶ビジーである／（ンクへの要求はグー）５０ａ〜５０
ｄ Ｋよりマスクされ判定回路５１に入力されないため
、主記憶ビジーでない複数の要求のみで優先度判定が行
われる。
更に具体的に説明すると、今、データ転送要求制御線４
１８，４１ｂ、４１Ｃに同時にデータ転送要求が発生し
、レジスタ１００ａ、１００ｂがバンク番号０ １００
Ｇがバンク番号１を示しておシ、クリップフロップ７０
がリセットされている場合に、先ず、データ転送要求４
０ａは優先度判定回路５１により選択され、主記憶に送
出されると共に７リツプフロツプ７０ｆ：セットする。
１８，４１ｂ、４１Ｃに同時にデータ転送要求が発生し
、レジスタ１００ａ、１００ｂがバンク番号０ １００
Ｇがバンク番号１を示しておシ、クリップフロップ７０
がリセットされている場合に、先ず、データ転送要求４
０ａは優先度判定回路５１により選択され、主記憶に送
出されると共に７リツプフロツプ７０ｆ：セットする。
比較手段６０はフリップ７０ツブ７０のセットによシゲ
ート６１ａ〜６１ｄ を開き、比較回路６２ａ〜６２
ｄの出力を有効にする。記憶手段８０は記憶レジスタ８
２にレジスタ群ＺＯＯのバンク番号１００ａの内容が記
憶される。次のサイクルではレジスタ８２とレジスタ１
００ａ〜１００ｄの比較結果によって７リツプ７０ツグ
４０ｂに格納されたデータ転送要求はゲート５０ｂによ
りマスクされ、７リツプフロツプ４０Ｃに格納されたデ
ータ転送要求が判定回路５１によって選択されると共に
７リツプ７０ツブ７゜を再びセットし、レジスタ８２に
バ：／ ９番号ｌｏ。
ート６１ａ〜６１ｄ を開き、比較回路６２ａ〜６２
ｄの出力を有効にする。記憶手段８０は記憶レジスタ８
２にレジスタ群ＺＯＯのバンク番号１００ａの内容が記
憶される。次のサイクルではレジスタ８２とレジスタ１
００ａ〜１００ｄの比較結果によって７リツプ７０ツグ
４０ｂに格納されたデータ転送要求はゲート５０ｂによ
りマスクされ、７リツプフロツプ４０Ｃに格納されたデ
ータ転送要求が判定回路５１によって選択されると共に
７リツプ７０ツブ７゜を再びセットし、レジスタ８２に
バ：／ ９番号ｌｏ。
Ｃの内容が記憶される。次のサイクルでは、７リツプ７
０ツブ４０ｂに格納されたデータ転送要求が選択される
。即ちこれらのデータ転送要求は第３図に示すように７
リツプ７目ツブ４０ａ、４０ｃ。
０ツブ４０ｂに格納されたデータ転送要求が選択される
。即ちこれらのデータ転送要求は第３図に示すように７
リツプ７目ツブ４０ａ、４０ｃ。
４０ｂ の順に隙間なく主記憶へ送出される。
本実施例では２ウエイの場合を示したが、４ウエイ、８
ウエイ等の場合においてもバンク番号記憶レジスタ８２
及び比較手段６０を拡張する事によシ実現可能であ）、
また入出力ボート部の数の増減に対しても選択手段５０
を拡張または縮退することによシ容易に対処可能な事は
明らかである。
ウエイ等の場合においてもバンク番号記憶レジスタ８２
及び比較手段６０を拡張する事によシ実現可能であ）、
また入出力ボート部の数の増減に対しても選択手段５０
を拡張または縮退することによシ容易に対処可能な事は
明らかである。
〈発明の効果〉
本発明は、以上説明したように、過去に主記憶に送出し
たデータ転送要求の主記憶バンク番号と、現在送出しよ
うとしているデータ転送要求の主記憶バンク番号を比較
し、前記比較結果を現在送出しようとしているデータ転
送要求の選択に反映させる事によシ、入出力装置の多重
動作における待ち状態を回避し、効率の良いデータ転送
が実行出来るという効果がある。
たデータ転送要求の主記憶バンク番号と、現在送出しよ
うとしているデータ転送要求の主記憶バンク番号を比較
し、前記比較結果を現在送出しようとしているデータ転
送要求の選択に反映させる事によシ、入出力装置の多重
動作における待ち状態を回避し、効率の良いデータ転送
が実行出来るという効果がある。
第１図は本発明が適用される＝実施例の構成を示す図、
第２図は第１図に示した入出力制御装置共通部を示す図
、第３図は本実施例におけるタイムチャートを示す図、
第４図は従来の入力制御装置におけるタイムチャートを
示す図である。 ｌＯ・・・・・・主記憶装置、２０・・・・・・入出力
制御装置、３０ａ〜３ｏｄ・・・用人出力装置、４０８
〜４０ ｄ 、 ７０”用’クリップ７０ツブ、８２，
９０，１００・・・・・・レジスタ。 ８１ 、９１ 、１０１・・・・・・選択回路、６２ａ
〜６２ｄ・旧・・比数回路、５０ａ 〜５０ｄ、６１０
ａ 〜６１０ｄ ＝ゲート回路、５１・・・・・・優
先歴判定回路、１２ｏ・・・・・・演算器％１３・・・
・・・バス線、４１ａ〜４１ｄ・・・・・・データ転送
要求制御線。 茅 １ 回 算３ｙＪ 著Ｚり〜」−一−−−−−−］−−−−−謔弁“ 」−
一−−−−； 茸４ 暫
第２図は第１図に示した入出力制御装置共通部を示す図
、第３図は本実施例におけるタイムチャートを示す図、
第４図は従来の入力制御装置におけるタイムチャートを
示す図である。 ｌＯ・・・・・・主記憶装置、２０・・・・・・入出力
制御装置、３０ａ〜３ｏｄ・・・用人出力装置、４０８
〜４０ ｄ 、 ７０”用’クリップ７０ツブ、８２，
９０，１００・・・・・・レジスタ。 ８１ 、９１ 、１０１・・・・・・選択回路、６２ａ
〜６２ｄ・旧・・比数回路、５０ａ 〜５０ｄ、６１０
ａ 〜６１０ｄ ＝ゲート回路、５１・・・・・・優
先歴判定回路、１２ｏ・・・・・・演算器％１３・・・
・・・バス線、４１ａ〜４１ｄ・・・・・・データ転送
要求制御線。 茅 １ 回 算３ｙＪ 著Ｚり〜」−一−−−−−−］−−−−−謔弁“ 」−
一−−−−； 茸４ 暫
Claims (2)
- （１）インターリーブ方式の主記憶装置に接続され、入
出力制御装置共通部と、該共通部に接続された複数の入
出力ボート部とから構成される入出力制御装置において
、前記主記憶装置へ送出したアドレス情報の一部を一定
期間保持する手段と、前記アドレス情報の一部と前記複
数の入出力ボート部からのデータ転送要求に関するアド
レス情報の一部とを比較する手段と、前記比較手段の結
果により前記複数のボート部からのデータ転送要求のひ
とつを選択する手段とを含むことを特徴とする入出力制
御装置。 - （２）選択手段は高優先度のボート部からのデータ転送
要求が主記憶のビジーで、低優先度のボート部からのデ
ータ転送要求が主記憶のビジーでない主記憶バッファへ
の要求である場合に、これを選択して主記憶へ送出する
ようにしたことを特徴とする特許請求の範囲第１項記載
の入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040183A JPS59225426A (ja) | 1983-06-06 | 1983-06-06 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040183A JPS59225426A (ja) | 1983-06-06 | 1983-06-06 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59225426A true JPS59225426A (ja) | 1984-12-18 |
Family
ID=14272956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10040183A Pending JPS59225426A (ja) | 1983-06-06 | 1983-06-06 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146642A (ja) * | 1988-11-29 | 1990-06-05 | Fujitsu Ltd | 記憶制御装置 |
| WO2008136332A1 (ja) | 2007-04-26 | 2008-11-13 | Nec Corporation | メモリアクセス制御装置 |
-
1983
- 1983-06-06 JP JP10040183A patent/JPS59225426A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146642A (ja) * | 1988-11-29 | 1990-06-05 | Fujitsu Ltd | 記憶制御装置 |
| WO2008136332A1 (ja) | 2007-04-26 | 2008-11-13 | Nec Corporation | メモリアクセス制御装置 |
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