JPH0449144B2 - - Google Patents

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JPH0449144B2
JPH0449144B2 JP60104124A JP10412485A JPH0449144B2 JP H0449144 B2 JPH0449144 B2 JP H0449144B2 JP 60104124 A JP60104124 A JP 60104124A JP 10412485 A JP10412485 A JP 10412485A JP H0449144 B2 JPH0449144 B2 JP H0449144B2
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JP
Japan
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common bus
address
bus
processor
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JP60104124A
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Emiru Warudetsukaa Donarudo
Goodon Raito Chaaruzu
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JPS6142049A publication Critical patent/JPS6142049A/ja
Publication of JPH0449144B2 publication Critical patent/JPH0449144B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はデータ処理システム、時に中央処理装
置及び周辺装置の制御プロセツサのような１以上
の他の処理装置をインターリーブされた記憶装置
に接続されている共通システムバスを有するシス
テムに関する。
Ｂ 従来の技術 現在のマイクロプロセツサ技術を含むデータ処
理技術では、CPUと、デイスク装置、表示装置
又は印刷装置のような種々のＩ／Ｏ装置に接続さ
れている種々の周辺プロセツサとに主記憶装置を
接続する基本Ｉ／Ｏバス又はチヤネルで、パイプ
ライン処理を使用することは公知の手段である。
このようなパイプライン処理はＩ／Ｏバス上で
並行処理されたトランザクシヨンを含む。すなわ
ち、種々のＩ／Ｏ装置、又は主記憶装置への（か
ら）の複数のデータ転送は基本Ｉ／Ｏバス上で並
行処理されることがある。換言すれば、Ｉ／Ｏバ
スは単一のトランザクシヨンをロツクされる必要
がない。すなわち、第１トランザシヨンが開始さ
れ、それが完了する前に、Ｉ／Ｏバスを必要とす
る第２及び第３の転送トランザシヨンが開始され
る。このようなパイプライニングを記憶したいく
つかの代表的な特許として、米国特許第3447135
号、同第4130885号、同第4232366号、同第
4128882号、同第3997896号があり、論文として、
“同期LSDパケツト交換メモリ及びＩ／Ｏチヤネ
ル”（“Synchronous LSSD Packet Switching
Memory and Ｉ／Ｏ Channel”、T.L.
Jeremiah et al（IBMTDB第24巻第10号、1982年
３月））がある。
更に、データ処理システムの性能を最大にする
ために、このような共通バスは、中央処理装置及
び種々の周辺装置を、複数のインターリーブされ
た記憶バンクを有する記憶装置に接続するために
使用されている。このようなシステムについて
は、1970年に発行された“コンピユータの設計−
コントロールデータ6600”（“The Design of ａ
Computer、 The Control Data 6600”、J.E.
Thornton、Scott、Foresman and Company、
Glenview Illinos、1970）のテキストの特に44
〜56頁に記載されている。
インターリーブされた記憶装置はパイプライン
処理される共通バスを補足する。一般に記憶動作
はメモリをアドレス指定するプロセツサよりも低
速であるため、パイプライン処理されている共通
バスは、プロセツサを、基本記憶バンクが処理で
きるよりも大きい速度でメモリすなわち記憶装置
にアドレス及び他のコマンドを転送することがで
きるようにする。この結果、インターリーブ記憶
装置から開発された。この装置ではプロセツサか
ら共通バスを介して記憶装置に送られるアドレス
は複数のインターリーブされた記憶バンクを順次
にアドレス指定する。このインターリービングの
結果、各記憶装置では、中間に順次インターリー
ブされる記憶バンク数に基づいて、記憶装置に対
するアドレス間に遅延が生じる。その結果、この
記憶装置は、プロセツサがこのようなアドレスを
供給することができる速度と等しい素度でこのア
ドレスを処理することができる。
一方、このようなインターリーブされた記憶装
置は高性能のデータ処理を行なつているが、複数
のプロセツサが従来の優先順位決定装置に基づい
てアクセスする共通バスを含むデータ処理システ
ムでは、共通バスのアクセスが１つのプロセツサ
から他のプロセツサに切替えるたびに、インター
リーブされた記憶バンクを順次アドレス指定の効
率がいくらか損失することが判つた。各プロセツ
サは、共通バスのアクセスを切換える場合、イン
ターリーブされた記憶バンクを最良の順序でアド
レス指定することができる一方、最初にアクセス
するプロセツサとアクセスが切換えられて次にア
クセスするプロセツサとから供給されるアドレス
のシーケンスが遷移するために、インターリーブ
された記憶バンクのアドレス指定順序にとぎれが
生じる傾向がある。一方のプロセツサから他方プ
ロセツサへ共通バスのアクセスを切換える頻度が
高い場合、特に効率が著しく低下する。切換えが
比較的頻繁に行なわれる場合、インターリーブさ
れた記憶装置ができる最大アドレス指定速度は50
％も低下することがある。
Ｃ 発明が解決しようとする問題点 本発明は、複数のプロセツサ間で共通バスのア
クセスを高い頻度で切換える場合でも、共通バス
からインターリーブされた記憶バンクを順次にア
スセスする効率が最大にされたデータ処理システ
ムを提供する。
Ｄ 問題点を解決するための手段 本発明は、前述のように、共通バス、このバス
に接続された複数の記憶装置及び複数のプロセツ
サを有するとともに、このプロセツサの各々は、
複数の記憶バンクを順次にアドレス指定して、こ
れら記憶バンクをインターリーブする装置と、前
記プロセツサの１つから他のプロセツサに、共通
バスのアクセスを切換える優先順位決定装置とを
含むデータ処理システムにおいて、少なくとも１
つのプロセツサは、共通バスをモニタして切換え
る以前にアドレス指定された最後の記憶バンクを
決定する装置と、順次、次の記憶バンクをアドレ
ス指定するためにモニタする装置に応答する装置
とを含む。これは、割込無しに、インターリーブ
された記憶バンクのアドレス指定のシーケンスを
実質上、継続する。
特に、本発明のデータ処理システムは、第１及
び第２の記憶バンク、これらの記憶バンクに接続
された共通バス、この共通バスに接続された複数
のプロセツサ、及び連続する情報転送間隔を設定
するタイミング装置を備え、少なくとも１つのプ
ロセツサは、転送間隔中に記憶バンクの１つに、
完了するのに２つ以上の転送間隔を必要とする記
憶トランザクシヨンを開始するアドレス転送を選
択的に開始するアドレス転送装置と、転送間隔中
に共通バス上のアドレスが第１又は第２の記憶バ
ンクのどちらに転送されたかを判定するため共通
バスをモニタするモニタ装置とをさらに含む。ま
た、前記アドレス転送装置は、モニタ装置に応答
して、前記記憶バンクの他方に次の後続するアド
レスを選択的に転送する装置も含む。
本発明の装置は、第１及び第２の記憶バンクに
交番する連続アドレス転送のシーケンスを開始す
る装置を有する中央処理装置、並びに共通バス上
のアドレスが第１又は第２の記憶バンクのどちら
に転送されたかを判断するために共通バスをモニ
タするモニタ装置を有する他のプロセツサを含む
データ処理システムにおいて特に有効である。従
つて、優先順位決定装置は中央処理装置から共通
バスにアクセスを切換える場合他方のプロセツサ
は、インターリーブされた記憶バンクにアドレス
転送又はアドレス転送シーケンスを提供すること
ができる。この記憶バンクは、中央処理装置から
前記記憶バンクへの前の転送にほぼ同期してい
る。
Ｅ 実施例 第１図は本発明を実施するために使用される装
置の概要を示す。共通バス１０は、後に詳述され
るように、中央処理装置（以下、CPUという）
１１、及び、ブランチ１３を介して共通バス１０
に接続された主記憶装置１２によりアクセスされ
る。また、プロセツサ１６及び１７はプロセツサ
１６及び１７のコントローラ１４及び１５にそれ
ぞれ接続される。ブランチ１８及び１９を通して
共通バス１０に接続される。このプロセツサ１６
及び１７はそれぞれ、デイスプレイ２０、キーボ
ード２１又はＩ／Ｏターミナル２２のような周辺
装置に接続され、これらのＩ／Ｏ装置を制御す
る。プロセツサ１６及び１７はいくつかの従来の
Ｉ／Ｏ装置コントローラでもよい。プロセツサ１
６及び１７は、共通バス１０を介してデータを
CPU１１、CPU１１から送信する。しかしなが
ら、主にはCPU１１インターリーブされた主記
憶装置１２間、並びに、プロセツサ１６及び１７
と主記憶装置１２間の情報伝送に関する。CPU
１１は、パイプライニング動作を使用するどんな
従来のプロセツサでもよい。
共通バス１０で並行処理するトランザクシヨン
はクロツク装置２３の制御下で同期化される。ク
ロツク装置２３から線２４に供給されたクロツク
パレス（CLK）は、線２６，２７，２８及び２
９を介して、CPU１１、記憶コントローラ２５、
コントローラ１４及び１５にそれぞれ印加され
る。パイプライニングは従来の方法、例えば前記
米国特許第3447135号明細書に記載された方法で
実行される。このようなパイプライニングより、
CPU１１から、又はプロセツサ１６及び１７を
介して周辺装置から主記憶装置１２へのトランザ
クシヨン、及び主記憶装置１２からCPU１１又
は周辺装置へのトランザクシヨンは、共通バス１
０で並行処理される。換言すれば、共通バス１０
は単一のトランザクシヨンにロツクされる必要は
ない。CPU１１又はプロセツサ１６及び１７の
いずれからのトランザクシヨンは共通バス１０を
介して主記憶装置１２対して開始されると、この
トランザクシヨンが終了されるまで、例えば読出
しデータが主記憶装置から戻されるまで、共通バ
ス１０はロツクされない。少なくとも、本発明
は、CPU１１及びプロセツサ１６と１７から共
通バス１０を介してインターリーブされた記憶バ
ンク１及び２の対からなる主記憶装置１２は
CPU１１プロセツサ１６及び１７から共通バス
１０をインターリーブされた記憶バンク１及び２
にアドレス指定する効率を最大化するために順次
にアドレス指定される。
本発明により、インターリーブされた主記憶装
置のアドレス指定動作詳細を説明する前に、装置
全般の概要説明を行なう。CPU１１又はプロセ
ツサ１６及び１７のいずれからの情報を含む主記
憶装置１２のトランザクシヨンは記憶コントロー
ラ２５の制御下で、それぞれプロセツサから共通
バス１０及びブランチ１３を介して行なわれれ
る。後述の優先順位決定装置により特定のプロセ
ツサが共通バス１０へのアクセスを許可され、か
つ情報がアドレスである場合、このアドレスは記
憶コントローラ２５を介してアドレスバツフア３
２に送られる。このバフア３２が使用中ではな
く、アドレスを処理できる場合、肯定応答反応信
号（ACK）が記憶コントローラ２５から線３３
に送られ、線３４，３５および３６を介して、
CPU１１及びコントローラ１４と１５にそれぞ
れ印加される。後に詳述されるように、バツフア
３２からのアドレスは、記憶バンク１の記憶バツ
フア３７又は記憶バンク２の記憶バツフア３８の
どちらかに交互に印加される。
次に、共通バス１０へのアクセスがCPU１１
とプロセツサ１６及び１７間で切換えられる場合
に交互にアドレス指定する順序を決める方法につ
いて後に詳述される。しかしながら、CPU１１
並びにプロセツサ１６及び１７は、クロツク装置
２３により規定された転送間隔中に、アドレスバ
ツフア３２へのアドレス入力が記憶バツフア３７
又は３８のどちらかへの転送の終了のために必要
な時間よりも早い速度で共通バス１０にアドレス
を供給する。従つて、２つのインターリーブされ
た記憶バンク１及び２が必要である。すなわち、
記憶バンク１の記憶バツフア３７への最初の転送
が終了される間、アドレスレジスタ３２から記憶
バンク２の記憶バツフア３８への次の転送が開始
され、以下同様に記憶バツフア３７及び３８に交
互にアドレスが転送される。
アドレス転送、すなわちプロセツサからのアド
レスバツフア３２を介して記憶バンク１又は２の
いずれかへの転送を終了させるのに必要な時間
は、記憶読出し又は書込みのトランザクシヨンの
一部分のみを表している。例えば、データが、記
憶装置に書込まれる場合、アドレス間隔に後続す
るいくつかの間隔で、転送元のCPU１１又はプ
ロセツサ１６もしくは１７から共通バス１０、ブ
ランチ１３、記憶コントローラ１５、およびデー
タバツフア３９を介して転送される。他方、デー
タが記憶バンク１又は２から読出される場合、デ
ータは、次のサイクルで、線４０及び４１を介し
て読出され、出力バツフア４２に送られ、更にこ
のバツフア４２から線４３、記憶コントローラ２
５、ブランチ１３及び共通バス１０を介して、そ
れぞれの要求元のCPI１１又はプロセツサ１６も
しくは１７に転送される。Ｉ／Ｏ装置２０，２１
及び２２で使用されるデータは、主記憶装置１２
とプロセツサ１６，１７の間で送受信される。
これらのＩ／Ｏ装置ための主記憶装置１２から
読出されるデータは入力バツフア４４及び４５そ
れぞれ書込めるが、これらのＩ／Ｏ装置から主記
憶装置１２に書込まれるデータはプロセツサ１６
及び１７の出力バツフア４６及び４７にそれぞれ
書込まれる。
少なくとも、本発明の主要な態様は、アドレス
が共通バス１０に転送されるプロセツサ１１，１
６又は１７）とは無関係に、記憶バンク１及び２
が共通バス１０からのアドレスで連続していかに
交互にアドレス指定されるかである。従来の技術
で前述したように、プロセツサの各々は内部に、
記憶バンク１と記憶バンク２を交互にアドレス指
定する共通１０にアドレスのシーケンスを転送す
る能力を有する。本発明の実施例は、共通バス１
０のアクセスがCPU１１又はプロセツサ１６も
しくは１７の１つから他のプロセツサに切換られ
る場合に前記シーケンスがいかに維持されるかに
関するものである。
次に、第２図及び第３図により、設定された交
番する順序で次のアドレス転送を制御するため共
通バス１０のモニタを含む本発明による動作を説
明する。モニタクラツチＭ１及びＭ２（第１図）
は、共通バス１０の最後のアドレス転送が記憶バ
ンク１又は記憶バンク２に転送されたかどうかを
判定するために共通バス１０をモニタする。第２
図にさらに詳細に示されているように、モニタク
ラツチはコネクタ４９を介して共通バス１０を検
知する。共通バス１０に送られたアドレスコマン
ドに記憶バンクを表わす１つのビツトを含ませ
る。このビツトは、アドレスが記憶バンク１に転
送される場合は１、アドレスが記憶バンク２に転
送される場合は０にセツトする。便宜上、このビ
ツトはアドレスの下位ビツトに置かれる。最後の
アドレス転送からの記憶バンク決定ビツトをモニ
タし、保持するためにモニタラツチM1は通常の
モニタラツチである。このラツチはクロツク信号
に応答して、このビツトをラツチし、次のサイク
ルのクロツク信号までそれを保管する。よつて、
保管されたビツトは使用可能で第３図で説明され
る動作を制御するために第３図の流れ図により作
動する一連の標準論理ゲートである奇遇制御ロジ
ツク回路５０に供給される。CPU１１（第１図）
は共通バス１０を制御し、第４図のタイミング図
に示すように、タイムシーケンスt0〜t3中４つの
アドレスA1〜A4を交互に記憶バンク１，２に順
次転送し、次いで、共通バス１０のアクセスはプ
ロセツサ１７に切換えられ、このプロセツサ１７
は共通バス１０を制御し、タイムシーケンスt4〜
t6の中３つのアドレスにA′1〜A′3を交互に記憶
バンク１及び２に転送する。
第３図で、CPU１１から記憶装置に対してア
ドレス転送が要求されると、ステツプ５１で、記
憶装置にアドレス転送の要求があるかどうかを判
定する。要求がある場合、ステツプ５２で、
CPU１１はバスに対する調停を与える。調停方
式は、CPU１１及びプロセツサ１６，１７（第
１図）の間で、共通バス１０のアクセス及び制御
を競合する場合、従来のどの方式のものでもよ
い。
従来の方式は前述のように多種多様である。本
発明では、所定の優先順位が確定され、プロセツ
サ１７がプロセツサ１６よりも高い優先順位を有
し、プロセツサ１６はCPU１１よりも高い優先
順位を有する比較的簡単なデイジーチエーン方式
を用いる。第３図のステツプ５１でバスの要求が
ない場合、プロセツサ１７のコントローラから出
力線Ｐ１にハイレベルのパルスが出力され、次い
で、コントローラ１４から出力線Ｐ２がハイレベ
ルのパルスが出力される。これによつて、CPU
１１が共通バス１０への要求又はアクセスを有す
るならば、優先順位がCPU１１に渡される。そ
うでなければ、この通常状態の静止したままであ
る。後続するある時点で、プロセツサ１７又は１
６のいずれがこのような要求を有するならば、コ
ントローラが１５又は１４のいずれかは出力線Ｐ
１又はＰ２のいずれかからハイレベルのパルスを
除去し、選択されたプロセツサは共通バスが１０
をアクセスする。プロセツサ１６又は１７のいず
れからもアクセスの要求がないならば、CPU１
１へのハイレベルのパルスはまだ出力線Ｐ２に残
つている。これはステツプ５１（第３図）の判定
が“ノー”の場合である。要求がある場合、調停
のステツプ５２で、CPU１１からのバス制御が
より高い優先順位の高いプロセツサに譲られるま
で、バスはCPU１１に与えられる。より高い優
先順位のプロセツサ、すなわち、プロセツサ１６
又は１７がバスの制御を得るか否かは、ステツプ
５３で判定される。他のプロセツサが共通バス１
０の制御を取らない限り、CPU１１は制御を保
持し、一連の交番するアドレスを記憶バンク１及
び２（第１図）に送出する。これは第４図の連続
する４つの時間周期t0〜t3で示される。
各周期の最初の部分で、CPU１１にバスアク
セスを許可する調停が行なわれ、アドレスのシー
ケンスがバンク１及び２に交互に送られる。従つ
て、CPUのアドレスＡ１はt0中に記憶バンク１
に転送され、アドレスＡ２はt1中に記憶バンク２
に転送され、アデレスＡ３はｔ２中に記憶バンク
１に転送され、アドレスＡ４はｔ３中に記憶バン
ク２に転送される。次いで、タイムサイクルｔ４
の開始で、調停がCPUからプロセツサに切換え
られる。ステツプ５３はプロセツサ１７が共通バ
ス１０へのアクセスを有するイエスを判定する
と、ステツプ５４で、プロセツサ１７のコントロ
ーラ１５の奇偶制御ロジツク５０は、最後のアド
レスが偶数の記憶バンク、すなわち記憶バンク２
に転送されたか否かを判定する。この判定は、最
後のタイムサイクルｔ３で、第２図に示すモニタ
ラツチ（Ｍ２）にラツチされているビツトの状況
を調べることによつて行なわれる。このビツトは
コネクタ５５（第２図）を介して奇偶制御ロジツ
ク５０に供給される。第４図のタチミング図は、
この最後のアドレスＡ４が記憶バンク２に転送さ
れたことを示すので、ステツプ５７で、コントロ
ーラ１５は記憶装置の使用可能なアドレスの標準
待ち行列から最下位ビツトが記憶バンク１に転送
することを指示する奇数のアドレスを選択する。
従つて、第４図に示されるようなタイムサイク
ルｔ４で、プロセツサ１７のアドレスA′１は記
憶バンク１に転送される。このアドレスは第２図
の奇偶制御ロジツク５０のバス駆動線５８に出力
され、共通バス１０に印加される。この時点で、
プロセツサ１７は使用可能になり、次のアドレス
A′２をバンク２に出力する（第４図）。そのよう
にするために、ステツプ５９（第３図）で、再び
バスの調停を行なわれなけばならない。奇偶制御
ロジツク５０からの信号を線６０、ORゲート６
１を経てバス要求線６２に供給することによつて
上述のことを行なう。ステツプ６３で、プロセツ
サ１７はもはやバスを有していないと判定される
ならば、この動作はステツプ５９に戻り、再びバ
スの調停が行なわれる。ステツプ６３で、プロセ
ツサ１７がなおバスを有していると判定されるな
らば、この動作はステツプ６５に進み、記憶バン
ク２への転送を示す偶数ビツトを有するアドレス
が選択され、前述のように転送される。
次に、ステツプ６６で、前のアドレスがプロセ
ツサ１７が記憶装置へ転送しなければならない最
後のアドレスであつたかどうかを判定する。前の
アドレスが最後のアドレスならば、この動作はス
テツプ５１に戻る。プロセツサ１７から転送され
るべき追加アドレスがまだあるならば、ステツプ
６７で、バスの調停が更に行なわれる。ステツプ
６８で、プロセツサ１７がまだバスへのアクセス
を有しているならば、この動作はステツプ５７に
戻り、ステツプ５７〜６６を反復実行し、プロセ
ツサ１７が送るべきアドレスが無くなるまで、順
次にアドレス対を交互にバンク１及び２に送る。
ステツプ５４で、CPUから、インターリーブ
された主記憶装置１２への最後のアドレスが記憶
バンク２の代りに記憶バンク１へのアドレスであ
つた場合、判定結果は“ノー”となり、ステツプ
７７〜８８が実行される。ステツプ７７〜８８
は、出力される最初のアドレスが、記憶バンク２
への転送を指示する偶数ビツトを有するアドレス
である以外は、ステツプ５７〜６８の動作とほぼ
同等である。
Ｆ 発明の効果 本発明により、共通バスから、インターリーブ
された記憶バンクを順次にアクセスする効果率を
最大化することができる。
【図面の簡単な説明】
第１図は本発明を実施する装置の論理ブロツク
図、第２図は共通バスのモニタ回路を示す詳細
図、第３図は本発明の実施に関する一般的な手順
の流れ図、第４図は最初はCPU動作中にバンク
１，２へ交互に転送する場合、次に共通バスのア
クセスがプロセツサの１つに切換えられ、インタ
ーリーブされたバンク１，２に、アドレスシーケ
ンスを交互に転送する場合のタイミング図であ
る。 １０……共通バス、１１……CPU、１２……
主記憶装置、１３……ブランチ、１４，１５……
コントローラ、１６，１７……プロセツサ、１
８，１９……ブランチ、２０……デイスプレイ、
２１……キーボード、２２……Ｉ／Ｏターミナ
ル、２３……クロツク装置、２５……記憶コント
ローラ、３２，３７，３８，３９，４２，４４，
４５，４６，４７……バツフア、５０……奇偶制
御ロジツク。

Claims (1)

  1. 【特許請求の範囲】 １ 奇数番号が付されたアドレス及び偶数番号が
    付されたアドレスにそれぞれ応答する第１及び第
    ２の記憶バンクを有し、記憶トランザクシヨンを
    完了させるのに単一の情報転送間隔以上を必要と
    し、インターリーブされた記憶トランザクシヨン
    を提供するための手段を含んでいる記憶装置と、 前記記憶装置に接続され、バスアクセスを調停
    する調停手段及び、パイプライン処理を行なう制
    御手段を含む共通バスと、 前記共通バスに接続され、前記調停手段を通し
    て前記共通バスへのアクセスを要求し、前記制御
    手段により前記共通バス上の前記トランザクシヨ
    ンを処理する複数のプロセツサと、 一連の情報転送間隔を設定するためのタイミン
    グ装置とを備え、 前記複数のプロセツサの少なくとも１つは、前
    記調停手段によつて許可されたバスアクセスに応
    答して前記記憶トランザクシヨンを開始するアド
    レス転送を選択的に開始するアドレス転送手段及
    び前記共通バス上のアドレスが、前記情報転送間
    隔中前記第１の記憶バンクまたは前記第２の記憶
    バンクに転送されたかどうかを判定するために前
    記共通バスをモニタする手段を有することを特徴
    とするデータ処理システム。
JP10412485A 1984-07-31 1985-05-17 デ−タ処理システム Granted JPS6142049A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US636188 1984-07-31
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