JPS6210757A - プロセツサ制御方式 - Google Patents

プロセツサ制御方式

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Publication number
JPS6210757A
JPS6210757A JP15068085A JP15068085A JPS6210757A JP S6210757 A JPS6210757 A JP S6210757A JP 15068085 A JP15068085 A JP 15068085A JP 15068085 A JP15068085 A JP 15068085A JP S6210757 A JPS6210757 A JP S6210757A
Authority
JP
Japan
Prior art keywords
processor
processors
contention
control circuit
signal
Prior art date
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Pending
Application number
JP15068085A
Other languages
English (en)
Inventor
Naoki Koizumi
直樹 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panafacom Ltd
Original Assignee
Panafacom Ltd
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Filing date
Publication date
Application filed by Panafacom Ltd filed Critical Panafacom Ltd
Priority to JP15068085A priority Critical patent/JPS6210757A/ja
Publication of JPS6210757A publication Critical patent/JPS6210757A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データバスを共有する複数のプロセッサからのアクセス
起動要求を競合制御により選択して実行を許可する計算
機システムにおいて、起動要求をもつプロセッサは、他
プロセツサが停止状態にあるとき競合制御動作を省略し
、起動時間を短縮する。
〔産業上の利用分野〕
本発明は、複数のプロセッサを有する計算機システムの
プロセッサ制御方式に関するものであり。
特に複数のプロセッサがデータバスを共有する計算機シ
ステムにおいて、プロセッサからのアクセス起動要求を
受付は実行させるための制御方式に関する。
〔従来の技術〕
従来、複数のプロセッサが単一のデータバスに接続され
、メモリを共有している計算機システムでは、複数のプ
ロセッサによるメモリアクセスの競合を避けるため、一
時に一台のプロセッサのみがデータバスの使用を許可さ
れるようになっている。
そのため、複数のプロセッサからメモリアクセスの起動
要求が出されているかどうかの競合チェックを行ない、
競合が起きていれば一定の規則に基づく競合制御を行な
って、常に一台のプロセッサにのみデータバスの使用権
、あるいはメモリのアクセス権を与える方法が多くとら
れている。
第4図は、このような従来システムの1例として2プロ
セツサシステムの構成例を示したものである。40はプ
ロセッサA、41はプロセッサ8゜42は競合およびア
クセス制御回路、43はデータバス、44はマルチプレ
クサ、45はSRAM。
46はROM、47はレジスタ、48はDRAM。
49はハスアダプタ、50は外部パスである。次に概略
的な動作機能を説明する。
プロセッサA、Bは、それぞれSRAM45゜ROM4
6.  レジスタ47.DRΔM48等のメモリに対す
るアクセスが必要となったとき、競合およびアクセス制
御回路42に起動要求信号を上げる。
競合およびアクセス制御回路42は、プロセッサA、B
からの起動要求信号を検出して、競合チェックを行ない
、競合が生じた場合、プロセッサ間の優先順位を決定し
て一方のプロセッサを選択し、データバスおよびメモリ
に対するアクセス応答タイミング制御を行なう。
プロセッサA、Bの優先順位は種々の方法で設定できる
が、プロセッサA、Bが均等に動作することが望まれて
いる場合には、バスサイクルごとにプロセッサA、Bの
優先順位を切り替える方法をとるのが普通である。
選択されたプロセッサ(たとえばAとする)から出力さ
れるアドレスは、マルチプレクサ44で選択され、各メ
モリへ印加される。
プロセッサAとメモリ (たとえばSRAM45とする
)との間でデータバス43を介してアクセスデータが伝
送され、SRAM45のアクセス動作が終了すると、競
合およびアクセス制御回路42は、プロセッサAに対し
て応答信号を送り、終了を通知することにより起動要求
をクリアする。
他方、プロセッサからの起動要求がプロセッサ間の競合
を生じないものである場合にも、競合のチェックが行わ
れた後に起動要求は許可され、アクセスが実行される。
第5図は、上述した第4図の従来例システムにおいて、
起動要求を行なったプロセンサAと他のプロセッサとの
競合が生じていない場合にも一律の競合チェックの手順
を行った後に、アクセス応答タイミング制御を実行する
制御動作のシーケンスを示したものである。
〔発明が解決しようとする問題点〕
従来のデータバスを共有する複数のプロセッサを含む計
算機システムでは、1つのプロセッサからの起動要求が
、他のプロセッサの停止状態において競合なしに実行で
きる場合であっても、−律に競合チェックおよび優先選
択の手順による競合制御動作を行なっており、そのため
に無駄な時間が費されていた。
〔問題点を解決するための手段〕
本発明は、複数のプロセッサのうち、一つのプロセッサ
を除く他のプロセッサ全てが停止状態にある場合に限り
、競合制御を省略し、動作時間を短縮するものである。
そのため、各プロセッサのそれぞれから動作/停止の状
態を競合およびアクセス制御回路に通知する手段を設け
、競合およびアクセス制御回路は9あるプロセッサから
の起動要求を検出した時点で。
他のプロセッサの状態を判別し、他のプロセッサが全て
停止状態にあった場合には、起動要求を受は付けて1競
合制御を含まない制御シーケンスを実行する。この場合
、バス→ノ〜イクルが短い周期に変更される。
第1図(fl)は1本発明方式の原理的構成を例示的方
法で示したものである。
図において、10はプロセッサA、11はプロセッサB
、12は競合およびアクセス制御回路。
13はデータバス、14はマルチプレクサ、15はメモ
リ、16A、16Bは起動要求信号、17A、17Bは
応答信号、18A、18Bは状態表示信号を表わす。
プロセッサA、Bは、それぞれメモリアクセス要求が生
じたとき、起動要求信号16A、16Bを競合およびア
クセス制御回路12へ送出する。
また各プロセッサA、Bは、自プロセッサが動作中か停
止中かの状態を示す状態表示信号18A。
18Bを競合およびアクセス制御回路12へ常時送出し
ている。
競合およびアクセス制御回路12はプロセッサA、Bか
らの起動要求信号16A、16Bおよび状態表示信号1
8A、18Bの値に基づき、対応する特定の制御動作を
実行する。
すなわち、起動要求信号を発信したプロセッサとは異な
る他方のプロセッサが停止状態にあって。
その状態表示信号がONの場合には、プロセッサからの
起動要求13号に対して、v1合制御動作を含まない制
御シーケンスを実行し、また上記他方のプロセッサがt
)1作状態にあれば、第5図に示されている従来システ
ムの場合と同様に、競合制御動作を含む制御シーケンス
を実行する。
起動要求を許可されたプロセッサから出力されたアドレ
スは、マルチプレクサ14で選択され。
メモリ15に印加される。プロセッサがメモリ15へ書
き込むデータあるいはメモリ15からプロセッサへ読み
出すデータは、データバス13を介して転送される。競
合およびアクセス制御回路12は、アクセス動作終了の
タイミングで、応答信号(17A、17B)を制御対象
のプロセッサに送出し、起動要求信号をクリアさせる。
〔作用〕
第1図(blは、第1図(a)に示されている本発明の
構成による作用を説明するためのバスサイクルのタイム
チャートである。
3 (blの■は、プロセッサA、Bがいずれも動作状
態にあって、起動要求を競合制御され、順次のハスサイ
クルで交互に実行されている場合である。
図(b)の■は、プロセッサAが停止状態にあって。
プロセッサBのみが各バスサイクルで実行する場合の従
来方式の例を2本発明方式との比較参照のために示した
ものである。この場合は、■の場合と同様に、各バスサ
イクルの最初の部分で競合制御動作が行なわれている。
図fblの■は、■を本発明方式で実行した場合を示し
、各ハスサイクルでは競合制御動作が行なわれず、その
分パスサイクルの周期が短くなって。
高速化が図られている。
(実施例〕 第2図は1本発明の1実施例構成を示したものである。
図において、20はプロセッサA、21はプロセッサB
、22は競合およびアクセス制御回路。
23はデータバス、24はマルチプレクサ、25はメモ
リ、26A、26Bは起動要求信号、27A、27Bは
応答信号、28A、28Bは状態表示信号、221は競
合制御回路、222は応答タイミング制御回路、223
ないし226はAND回路、227ないし229はOR
回路であり、それぞれ第1図(a)のIOないし18T
3に対応している。
また、230Aおよび230Bは、それぞれプロセッサ
AおよびBが交互に動作する通常状態におけるプロセッ
サAおよびBのセレクト信号である。
231Aおよび231Bは、それぞれ他方のプロセッサ
が停止している場合のプロセッサAおよびBのセレクト
信号である。
232Aおよび232Bは、それぞれプロセッサAおよ
びBの応答を制御するセレクト信号である。
そして233は、応答タイミング制御回路に対するスタ
ート信号である。
プロセ、すA、  Bがいずれも動作状態にある通常の
場合には、プロセッサA、  Bからの起動要求信号2
6A、26Bは、直接、競合制御回路221に送出され
、競合制御により選択されたプロセッサAあるいはBに
対応して、セレクト信号230Aあるいは230Bが、
それぞれOR回路227あるいは228へ出力される。
OR回路227あるいは228へ出力されたセレクト信
号は、さらにOR回路229を経てスタート信号233
となり、応答タイミング制御回路222を起動するため
に使用される。
またOR回路227あるいは228から出力されたセレ
クト信号232Aあるいは232Bは。
それぞれAND回路225と226に入力され。
応答タイミング制御回路222から出力される応答信号
を、対応する一方のプロセッサ(先に選択されたプロセ
ッサ)に応答信号(17A、17Bの一方)を印加する
ための制御選択に使用される。
ところで、プロセッサA、Bの一方が停止状態にある場
合には、対応する状態表示信号(28A。
28B)がAND回路223,224の入力に印加され
る。この結果、他方のプロセッサから起動要求信号(2
6A、26Bの一方)が出力されると、AND回路22
3,224の一方に出力が生じ、OR回路227.22
8の対応する一方にセレクト信号が与えられる。すなわ
ち、!1合制御回路221はバイパスされて、OR回路
229を経てスタート信号233が応答タイミング制御
回路222に印加される。
第3図は、第2図に示す実施例構成による上述した制御
動作のシーケンスをタイミングチャートで示したもので
ある。
〔発明の効果〕 本発明によれば、簡単な構成により、複数のプロセッサ
中の1つのプロセッサのみが動作状態にある場合の処理
速度を大幅に向上させることができ、シーケンスの高性
能化を図ることができる。
【図面の簡単な説明】
第1図(alは本発明の原理的構成図、第1図(b)は
第1図(alの構成による本発明の詳細な説明図、第2
図は本発明の1実施例システムの構成図、第3図は第2
図の実施例システムの制御動作シーケンスを示すタイミ
ングチャート、第4図は従来例システムの構成図、第5
図は第4図の従来例システムの制御動作シーケンスを示
すタイミングチャートである。 第1図(al中1 10:プロセッサA 11:プロセッサB 12:競合およびアクセス制御回路 13:データパス 16A、isB:起動要求信号 17A、17B:応答信号 18A、18B:状態表示信号 特許出願人   パナファコム株式会社代理人弁理士 
 長谷用 文 廣(外1名)本摺5り月オg4 p7f
、 W臼つ2船乃隔猶 1 品(0) ハ゛スザイクjレーー− ト莞朗偽作弔 第1図(b) 馬2仄 策刈り列ン又丁ムの■11作−−4乍シーγンス力 3
I21 礼干イ列ンスヂムの聾11債1糟の4千シーケン又集5

Claims (1)

  1. 【特許請求の範囲】 データバス(13)を共有する複数のプロセッサ(10
    、11)で構成され、競合およびアクセス制御回路(1
    2)をそなえている計算機システムにおいて、上記複数
    のプロセッサ(10、11)の各々は、競合およびアク
    セス制御回路(12)に対して、必要時に起動要求信号
    を送出するとともに、自プロセッサが動作あるいは停止
    のいずれの状態にあるか否かを示す状態表示信号を常時
    送出し、 競合およびアクセス制御回路(12)は、複数のプロセ
    ッサ(10、11)の各々から送出された起動要求信号
    および状態表示信号を検出し、1つのプロセッサのみが
    起動要求信号を送出し、残りのプロセッサが停止状態に
    あることを示す状態表示信号を送出している場合には、
    競合制御動作を省略して直ちにアクセス制御動作を実行
    することを特徴とするプロセッサ制御方式。
JP15068085A 1985-07-09 1985-07-09 プロセツサ制御方式 Pending JPS6210757A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15068085A JPS6210757A (ja) 1985-07-09 1985-07-09 プロセツサ制御方式

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JP15068085A JPS6210757A (ja) 1985-07-09 1985-07-09 プロセツサ制御方式

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JPS6210757A true JPS6210757A (ja) 1987-01-19

Family

ID=15502121

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Application Number Title Priority Date Filing Date
JP15068085A Pending JPS6210757A (ja) 1985-07-09 1985-07-09 プロセツサ制御方式

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JP (1) JPS6210757A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05334240A (ja) * 1992-05-29 1993-12-17 Hitachi Ltd 競合処理の優先制御方法および優先制御回路
US6404027B1 (en) * 2000-02-07 2002-06-11 Agere Systems Guardian Corp. High dielectric constant gate oxides for silicon-based devices

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JPH05334240A (ja) * 1992-05-29 1993-12-17 Hitachi Ltd 競合処理の優先制御方法および優先制御回路
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