JPH0443355B2

JPH0443355B2 -

Info

Publication number: JPH0443355B2
Application number: JP59241002A
Authority: JP
Inventors: Takahiro Tokume
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-11-15
Filing date: 1984-11-15
Publication date: 1992-07-16
Also published as: JPS61120396A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は外部に接続されたメモリに対するリフ
レツシユ動作を実行する機能を内蔵したマイク
ロ・プロセツサに関するものである。

〔従来の技術〕

メモリ・リフレツシユ動作とはダイナミツク
RAMと呼ばれるメモリに記憶されている情報を
活性化する動作で、通常２ミリ秒の間に128回実
行されなければならない事は周知の事実である。

従来のマイクロ・プロセツサ・システムにおい
て、メモリ・リフレツシユ動作はマイクロ・プロ
セツサの外部に設けられた論理回路（以下、リフ
レツシユ・コントローラと呼ぶ）により実現され
ていた。従来のマイクロ・プロセツサ・システム
の構成例を第４図に示す。

同図で、１はマイクロ・プロセツサ、２はリフ
レツシユ・コントローラ、３はメモリ、４はメモ
リ・アクセス信号、５はメモリ・リフレツシユ制
御信号、６はメモリ・リフレツシユ動作要求信
号、７はメモリ・リフレツシユ動作許可信号であ
る。かかるマイクロプロセツサシステムのメモ
リ・リフレツシユ動作は以下の手順で実行され
る。

リフレツシユ・コントローラ２は一定時間ご
とにマイクロ・プロセツサ１に対してメモリ・
リフレツシユ動作要求信号６を送出する。

マイクロ・プロセツサ１はメモリ・リフレツ
シユ動作要求信号６を受信すると、現在実行中
の処理が終了した時点で処理を停止し、リフレ
ツシユ・コントローラ２に対してメモリ・リフ
レツシユ動作許可信号７を送出する。

リフレツシユ・コントローラ２はメモリ・リ
フレツシユ動作許可信号７を受信すると、メモ
リ３に対してメモリ・リフレツシユ制御信号５
を出力してメモリアクセス信号４で指定される
メモリに対してメモリ・リフレツシユ動作を実
行する。

リフレツシユ・コントローラ２はメモリ・リ
フレツシユ動作を完了すると、メモリ・リフレ
ツシユ動作許可信号６を切断してマイクロ・プ
ロセツサ１にメモリ・リフレツシユ動作の完了
を伝える。

マイクロ・プロセツサ１はメモリ・リフレツ
シユ動作の完了を確認すると、メモリ・リフレ
ツシユ動作許可信号７を切断して処理を再開す
る。

からの動作を繰り返し実行する。

〔発明が解決しようとする問題点〕

このように、従来のマイクロ・プロセツサ・シ
ステムにおいてメモリ・リフレツシユ動作を実行
する為には、一定の割合でマイクロ・プロセツサ
の実行を停止させる必要があり、この為マイク
ロ・プロセツサの処理能力が低下するという欠点
があつた。

本発明の目的は、処理能力を低下させることな
くメモリ・リフレツシユ動作を実行できるマイク
ロ・プロセツサを提供することにある。

〔問題点を解決するための手段〕

本発明によれば、非処理の期間を検出する検出
機構と、検出機構で検出信号に応じてメモリ・リ
フレツシユ動作を外部のメモリーに対して実行す
る第１のメモリ・リフレツシユ実行機構と、第１
のメモリリフレツシユ実行機構が一定期間メモ
リ・リフレツシユ動作を実行しなかつた時メモ
リ・リフレツシユを実行する第２のメモリ・リフ
レツシユ実行機構とを備えたマイクロ・プロセツ
サを得る。

〔実施例〕

次に、図面を参照して本発明をより詳細に説明
する。

第１図は本発明の一実施例によるマイクロ・プ
ロセツサの内部構成例であつて、ａは演算実行
部、ｂはバス・インタフエース制御部、ｃはタイ
ミング制御回路、ｄは命令先取り回路、ｅはバ
ス・インタフエース回路、ｆはデータ・アクセス
要求信号、ｇは命令読み込み要求信号、ｈは外部
に接続されたメモリまたは入出力素子に対するア
クセス信号、ｉはリフレツシユ制御部、ｊはリフ
レツシユ動作要求信号１、ｋはリフレツシユ動作
要求信号２、ｌはリフレツシユ動作許可信号、ｍ
は外部に接続されたメモリに対するリフレツシユ
制御信号、ｎはバス・アクセス要求調停回路であ
る。

まず、かかるマイクロ・プロセツサの基本的な
動作を説明する。

命令先取り回路ｄは外部に接続されたメモリか
ら命令を読み込んで蓄積する回路で数個の命令を
先取りする。命令を蓄積する部分に空があれば命
令読み込み要求信号ｇを出力して命令の読み込み
を要求する。

演算実行部ａは命令先取り回路ｄに著積されて
いる命令を読み込んで命令を実行する。命令の実
行に伴ない外部に接続されたメモリまたは入出力
素子をアクセスする必要が生じた場合は、デー
タ・アクセス要求信号ｆを出力して外部に接続さ
れたメモリまたは入出力素子に対するアクセスを
要求する。

バス・インタフエース制御部ｂは演算実行部ａ
または命令先取り回路ｄからデータ・アクセス要
求信号ｆまたは命令読み込み要求信号ｇを受け取
ると、タイミング制御回路ｃによりバス・インタ
フエース回路ｅを制御して外部に接続されたメモ
リまたは入出力素子に対してアクセス信号ｈを出
力してデータの読み込みまたは書き込み動作を実
行する。

次にメモリ・リフレツシユ動作について説明す
る。第１図に示した実施例で、リフレツシユ制御
部ｉから出力されるリフレツシユ動作要求信号に
は要求信号1jと要求信号2kの２通りがある。ま
ず、要求信号1jによるリフレツシユ動作について
説明する。

リフレツシユ制御部ｉは一定時間（通常は16
マイクロ秒）ごとにリフレツシユ動作要求信号
1jを出力する。

バス・アクセス要求調停回路ｎは演算実行部
ａ、命令先取り回路ｄ、リフレツシユ制御部ｉ
からそれぞれ送られるバス・アクセス要求信号
ｆ，ｇ，ｊを調停して、これらのうちいずれか
の要求信号を受け付ける。

このとき演算実行部ａまたは命令先取り回路
ｄからバス・アクセス要求信号が送られている
場合、これらを優先しリフレツシユ動作要求信
号ｊは保留され、バス・アクセス調停回路ｎは
タイミング制御回路ｃにバス・アクセス動作の
実行を伝える。

また、演算実行部ａおよび命令先取り回路ｄ
からバス・アクセス要求信号が送られていない
場合にはリフレツシユ動作要求信号1jを受け付
け、リフレツシユ制御部ｉに対してリフレツシ
ユ動作許可信号ｌを送出する。

リフレツシユ制御部ｉはリフレツシユ動作許
可信号ｌを受信すると外部に接続されたメモリ
に対してリフレツシユ制御信号ｍを出力してメ
モリ・リフレツシユ動作を実行する。

リフレツシユ制御部ｉはリフレツシユ動作が
終了するとバス・アクセス要求調停回路ｍに対
してリフレツシユ動作要求信号1jを切断し、リ
フレツシユ動作の終了を伝え、バス・アクセス
要求調停回路ｎはリフレツシユ動作許可信号ｌ
を切断する。

バス・アクセス要求調停回路ｎはリフレツシ
ユ動作許可信号ｌを出力している間は演算実行
部ａおよび命令先取り回路ｄから送られるバ
ス・アクセス要求信号ｆ，ｇは保留する。

以上のようにリフレツシユ動作要求信号1jによ
るリフレツシユ動作はマイクロ・プロセツサが外
部に接続されたメモリまたは入出力素子に対する
アクセス動作を実行していない状態を検出して実
行されるので、マイクロ・プロセツサの処理能力
の低下を最小限におさえてメモリ・リフレツシユ
動作を実行することができる。

しかしながらマイクロ・プロセツサが長時間に
わたつて連続的にバス・アクセス動作を実行して
いる状態が生じた場合には、上記の動作ではメモ
リ・リフレツシユ動作が実行できないことにな
る。これに対する対策としてこのような状態にお
いてはリフレツシユ動作要求信号2kによるメモ
リ・リフレツシ動作が実行されるようにする。以
下に、メモリ・リフレツシユ動作要求信号2kに
よるメモリ・リフレツシユ動作について説明す
る。

リフレツシユ制御部ｉにおいて例えば、リフ
レツシユ動作要求信号１ｊは16マイクロ秒ごと
に出力され、リフレツシユ動作要求信号2kは
リフレツシユ動作要求信号1jが８回受け付けら
れなかつた場合すなわち128マイクロ秒の間リ
フレツシユ動作が実行されない場合に出力され
るものとする。

バス・アクセス要求調停回路ｎはリフレツシ
ユ動作要求信号2kを受け取ると演算実行部ａ
および命令先取り回路ｄから送られてくるバ
ス・アクセス要求信号ｆ，ｇを強制的に保留し
てリフレツシユ制御部ｉに対してリフレツシユ
動作許可信号ｌを送出する。

リフレツシユ制御部ｉはメモリ・リフレツシ
ユ動作を８回連続して実行した後動作を終了
し、バス・アクセス要求調停回路ｎに対してリ
フレツシユ動作要求信号２ｋを切断しリフレツ
シユ動作の終了を伝え、バス・アクセス要求調
停回路ｎはリフレツシユ動作許可信号ｌを切断
する。

以上のようにリフレツシユ動作要求信号2kに
よるリフレツシユ動作はマイクロ・プロセツサの
外部に接続されたメモリまたは入出力素子に対す
るアクセス動作を停止させて実行されるので、マ
イクロ・プロセツサが外部に接続されたメモリま
たは入出力素子に対するアクセス動作を連続的に
実行しており、リフレツシユ動作要求信号1jが受
け付けられない場合に有効となる。

すなわちバス・アクセスに関する優先順位はリ
フレツシユ動作要求信号2k＞演算実行部ａから
のデータアクセス要求信号ｆ、命令先取り回路ｄ
からの命令先取り要求信号ｇ＞リフレツシユ動作
要求信号1l となる。

次にリフレツシユ制御回路ｉとバス・アクセス
要求調停回路ｎについて、さらに詳細に説明す
る。

まず、リフレツシユ制御回路ｉの内部構成例を
第２図に示す。同図で０はリフレツシユ、ｐはク
ロツク信号、ｑはリフレツシユ・インターバル設
定レジスタ、ｒはリフレツシユ・カウンタ、ｓは
リフレツシユ・アドレス信号、ｔはリフレツシ
ユ・タイミング制御回路、ｊはリフレツシユ動作
要求信号１、ｋはリフレツシユ動作要求信号２、
ｌはリフレツシユ動作許可信号、ｍは外部に接続
されたメモリに対するリフレツシユ制御信号、μ
はリフレツシユ動作要求信号制御回路である。

次に第２図に示したリフレツシユ制御回路の動
作を説明する。リフレツシユ・タイマ０はクロツ
ク信号巾を入力とするタイマで一定時間ごとに
（その時間はリフレツシユ・インターバル設定レ
ジスタｑに設定された値により現定される）リフ
レツシユ動作要求信号制御回路μに対してリフレ
ツシユ動作開始要求信号を送出する。リフレツシ
ユ動作要求信号制御回路μはアツプ／ダウン・カ
ウンタを内蔵しており内蔵カウンタはリフレツシ
ユ・タイマ０から送出されるリフレツシユ動作開
始要求信号によりカウント・アツプされ、リフレ
ツシユ動作が１回実行されるごとにカウント・ダ
ウンされる。リフレツシユ動作要求信号はこのリ
フレツシユ動作要求信号制御回路μから出力され
る。すなわち、リフレツシユ動作要求信号1jは内
蔵カウンタの内容が“１”以上の場合出力され、
リフレツシユ動作要求信号2kは内蔵カウンタの
内容が“８”になると出力される。

また、リフレツシユ・カウンタｒはリフレツシ
ユ・アドレスｓを格納しておりリフレツシユ動作
が１回実行されるごとに内容が更新される。

リフレツシユ・タイミング制御回路ｔはリフレ
ツシユ動作の実行を制御する回路で、リフレツシ
ユ動作許可信号ｌを受信するとその時のリフレツ
シユ動作要求信号の状態に応じて必要回数リフレ
ツシユ動作を実行する。すなわちリフレツシユ動
作要求信号１ｊのみが有効な場合には１回のリフ
レツシユ動作を実行し、リフレツシユ動作要求信
号２ｋが有効な場合には必要回数分（例えば８
回）リフレツシユ動作を実行する。リフレツシ
ユ・タイミング制御回路ｔは、リフレツシユ動作
期間中、リフレツシユ・カウンタｒに対してリフ
レツシユ・アドレスｓの出力を指示し、また外部
に接続されたメモリに対するリフレツシユ制御信
号を出力する。また、１回のリフレツシユ動作の
最後で、リフレツシユ・カウンタｒの内容の更新
とリフレツシユ動作要求信号制御回路μの内蔵カ
ウンタの内容の更新を行なう。

次に、バス・アクセス要求調停回路ｎの構成例
を第３図に示す。同図において、ｆはバス・アク
セス要求信号、ｇは命令読み込み要求信号、ｊは
リフレツシユ動作要求信号１、ｋはリフレツシユ
動作要求信号２、ｌはリフレツシユ動作許可信
号、ｖはデータ・アクセス動作許可信号、ｗは命
令読み込み動作許可信号、ｘはバス・アクセス動
作開始信号、ｙはバス・アクセス動作終了信号、
ｚはバス・アクセス動作要求信号検査回路であ
る。

以下に第３図に示したバス・アクセス要求調停
回路の動作を説明する。

バス・アクセス要求調停回路ｎには以下に示す
４種類のバス・アクセス動作要求信号が入力され
る。

●演算実行部ａから送出されるデータ・アクセス
要求信号ｆ ●命令先取り回路ｄから送出される命令読み込み
要求信号ｇ ●リフレツシユ制御部ｉから送出されるリフレツ
シユ動作要求信号1j ●リフレツシユ制御部ｉから送出されるリフレツ
シユ動作要求信号2k これら４種類のバス・アクセス動作要求信号の
間に既に説明した通り、リフレツシユ動作要求信号2k＞データ・アク
セス要求信号ｆ＞命令読み込み要求信号ｇ＞リフ
レツシユ動作要求信号1j という順位の優先度があり、バス・アクセス要求
調停回路ｎはこれら４種類のバス・アクセス要求
信号のうち最も優先度の高い信号に対して許可信
号を送出するという動作を実行する。

すなわち、バス・アクセス要求調停回路ｎはタ
イミング制御回路ｃからバス・アクセス動作終了
信号ｙが送出されてきた時点でバス・アクセス動
作要求信号検査回路ｚにより４種類のバス・アク
セス要求信号を検査し最も優先度の高い信号に対
して許可信号（データ・アクセス動作許可信号
ｖ、命令読み込み動作許可信号ｗ、リフレツシユ
動作許可信号ｌ）を送出し、かつ、タイミング制
御回路ｃに対してバス・アクセス動作開始信号ｘ
を送出し、バス・アクセス動作の実行を指示す
る。

〔発明の効果〕

以上説明したように、本発明はマイクロ・プロ
セツサ内部にメモリ・リフレツシユ機能を内蔵
し、マイクロ・プロセツサが外部に接続されたメ
モリまたは入出力素子に対してデータの読み出し
または書き込み動作を実行していない時、あるい
は一定期間メモリ・リフレツシユ動作が実行され
ない時のいずれかの場合にメモリ・リフレツシユ
動作が実行される様にしたもので、これにより、
マイクロ・プロセツサ外部にメモリ・リフレツシ
ユ動作を制御する理論回路を設ける必要がないと
共に、メモリ・リフレツシユ動作の実行によるマ
イクロ・プロセツサの処理能力低下を最小限に抑
える事ができ、かつ、確実にメモリ・リフレツシ
ユ動作が実行できるという利点が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマイクロ・プ
ロセツサの内部構成例を示すブロツク図、第２図
は第１図中のリフレツシユ制御回路の内部構成例
を示すブロツク図、第３図は第１図中のバス・ア
クセス要求調停回路の内部構成例を示すブロツク
図である。第４図は従来のマイクロ・プロセツ
サ・システムのブロツク図である。１……マイクロ・プロセツサ、２……リフレツ
シユ・コントローラ、３……メモリ、４……メモ
リ・アクセス信号、５……メモリ・リフレツシユ
制御信号、６……メモリ・リフレツシユ動作要求
信号、７……メモリ・リフレツシユ動作許可信
号、ａ……演算実行部、ｂ……バス・インタフエ
ース制御部、ｃ……タイミング制御回路、ｄ……
命令先取り回路、ｅ……バス・インタフエース回
路、ｆ……データ・アクセス要求信号、ｇ……命
令読み込み要求信号、ｈ……メモリまたは入出力
素子に対するアクセス信号、ｉ……リフレツシユ
制御部、ｊ……リフレツシユ動作要求信号１、ｋ
……リフレツシユ動作要求信号２、ｌ……リフレ
ツシユ動作許可信号、ｍ……メモリに対するリフ
レツシユ制御信号、ｎ……バス・アクセス要求調
停回路、ｏ……リフレツシユ・タイマ、ｐ……ク
ロツク信号、ｑ……リフレツシユ・インターバル
設定回路、ｒ……リフレツシユ・カウンタ、ｓ…
…リフレツシユ・アドレス信号、ｔ……リフレツ
シユ・タイミング制御回路、μ……リフレツシユ
動作要求信号制御回路、ｖ……データ・アクセス
動作許可信号、ｗ……命令読み込み動作許可信
号、ｘ……バス・アクセス動作開始信号、ｙ……
バス・アクセス動作終了信号、ｚ……バス・アク
セス動作要求信号検査回路。

Claims

【特許請求の範囲】

１命令を実行し当該命令の実行の際にバス・ア
クセスが必要な場合にバス・アクセス要求を発行
する演算実行部と、所定周期で発行されるリフレ
ツシユ要求信号に応答して第１のリフレツシユ要
求を発行するリフレツシユ要求発行手段と、前記
演算実行部および前記リフレツシユ要求発行手段
に結合され、前記バス・アクセス要求が発行され
ていないときに発行される前記第１のリフレツシ
ユ要求に応答してリフレツシユ許可信号を発生し
前記バスアクセス要求が発行している時には前記
リフレツシユ要求の発行にかかわらず前記リフレ
ツシユ許可信号を発行しない制御手段と、前記リ
フレツシユ許可信号に応答してメモリに対するリ
フレツシユ動作を行なうリフレツシユ制御手段と
を備え、前記リフレツシユ要求発行手段は、前記
第１のリフレツシユ要求に対する前記リフレツシ
ユ許可信号が複数回発行されなかつたときに第２
のリフレツシユ要求を発行する手段を有し、前記
制御手段は前記第２のリフレツシユ要求に応答し
て前記バス・アクセス要求の発行の有無にかかわ
らず前記リフレツシユ許可信号を発生することを
特徴とするマイクロ・プロセツサ。