DE19956240A1 - Verfahren zum Lesen und Auffrischen der Dateninhalte eines dynamischen Schreib-Lese-Speichers (DRAM) und Mikrocontroller mit einem Schreib-Lese-Speicher (RAM) - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zum Lesen und Auffrischen der Dateninhalte eines in einem Mikrocontroller (1) als Programm- oder Datenspeicher (3) vorgesehenen dynamischen Schreib-Lese-Speichers mit wahlfreiem Zugriff (dynamisches Random-Access-Memory, DRAM) und einen Mikrocontroller (1) mit einem Mikroprozessor (Central Processing Unit, CPU) (2) und einem als Schreib-Lese-Speicher mit wahlfreiem Zugriff (Random-Access-Memory, RAM) ausgebildeten Programm- oder Datenspeicher (3). Um durch den Refresh eines als DRAM ausgebildeten Datenspeichers (3) des Mikrocontrollers (1) die CPU (2) möglichst wenig zu belasten wird vorgeschlagen, dass die Dateninhalte während vorgegebener Wartezeiten des Mikroprozessors (2) aufgefrischt werden.

Description

Stand der Technik

Die vorliegende Erfindung betrifft ein Verfahren zum Lesen und Auffrischen der Dateninhalte eines in einem Mikrocontroller als Programm- oder Datenspeicher vorgesehenen dynamischen Schreib- Lese-Speichers mit wahlfreiem Zugriff (dynamisches Random- Access-Memory, DRAM). Die Erfindung betrifft außerdem einen Mikrocontroller mit einem Mikroprozessor (Central Processing Unit, CPU) und einem als Schreib-Lese-Speicher mit wahlfreiem Zugriff (Random-Access-Memory, RAM) ausgebildeten Programm- oder Datenspeicher.

Ein RAM ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern und unter dieser Adresse wieder auslesen kann (wahlfreier Zugriff). Aus technologischen Gründen werden die einzelnen Speicherzellen nicht linear, sondern in einer quadratischen Matrix angeordnet. Wenn die Betriebsspannung des Speichers nicht abgeschaltet wird, bleibt ein Dateninhalt so lange erhalten, bis er durch einen Schreibbefehl geändert wird. Man bezeichnet solche Speicher als statisch im Unterschied zu den dynamischen Speichern (DRAM), bei denen der Dateninhalt regelmäßig aufgefrischt werden muß, damit er nicht verlorengeht.

Aus dem Stand der Technik sind Mikrocontroller der eingangs genannten Art bekannt, die einen als statischen Schreib-Lese- Speicher (statisches Random-Access-Memory, SRAM) ausgebildeten Programm- oder Datenspeicher aufweisen. Ein als SRAM ausgebildeter Speicher weist jedoch eine recht große Anzahl an Transistoren auf und benötigt deshalb eine relativ große Chipfläche. Aufgrund der großen Chipfläche wird mehr Halbleitermaterial, in der Regel Silizium, benötigt und die Kosten für den Programm- oder Datenspeicher bzw. für den gesamten Mikrocontroller sind dementsprechend hoch.

Die aus dem Bereich der Halbleitertechnik bekannten dynamischen Schreib-Lese-Speicher mit wahlfreiem Zugriff (dynamisches Random-Access-Memory, DRAMs) weisen weniger Transistoren auf und beanspruchen eine wesentlich kleinere Grundfläche als SRAMs. Allerdings müssen sie in regelmäßigen Abständen aufgefrischt werden, um einen Verlust des Dateninhalts zu verhindern. Das Auffrischen des Dateninhalts wird auch als Refresh bezeichnet. Die Refreshrate ist insbesondere abhängig von der Temperatur und der Prozessortechnologie und der Schaltungstechnik des DRAM. Typischerweise wird ein Refresh alle 2 bis 8 Millisekunden (ms) ausgeführt. Bei einem DRAM mit 512 Zeilen und einer Refreshdauer für einen Refresh-Schritt (Refresh-Cycle-Time) von 300 Nanosekunden ist dazu eine Gesamtzeit von ca. 150 Mikrosekunden erforderlich.

Aus dem Stand der Technik sind verschiedene Refresh-Verfahren bekannt (vgl. bspw. U. Tietze, Ch. Schenk, Halbleiter- Schaltungstechnik, 9. Aufl., S. 281).

Bei dem sog. Burst Refresh wird in regelmäßigen Abständen, bspw. alle 8 Millisekunden, der Normalbetrieb des Mikroprozessors unterbrochen und ein Refresh für alle Speicherzellen durchgeführt. In vielen Fällen ist jedoch störend, dass der Speicher für einen relativ langen zusammenhängenden Zeitraum, bspw. 150 Mikrosekunden, blockiert ist. Ein solcher Refresh wird von der Software des Mikroprozessors gesteuert.

Bei dem sog. Cycle Stealing wird der Refreshvorgang gleichmäßig auf den Zeitraum zwischen den regelmäßigen Abständen, bspw. auf 8 ms, verteilt. Beim Cycle Stealing hält man den Mikroprozessor bspw. alle 15 Mikrosekunden für einen Zyklus an und führt einen Refresh-Schritt aus. Dadurch wird der laufende Prozess alle 15 Mikrosekunden für 0,3 Mikrosekunden angehalten.

Bei dem sog. Transparent bzw. Hidden-Refresh wird ebenfalls bspw. alle 15 Mikrosekunden ein Refresh-Schritt ausgeführt. Man synchronisiert einen Refresh-Controller jedoch so, dass der Zugriff auf den Speicher nicht angehalten wird, sondern der Refresh genau dann ausgeführt wird, wenn ohnehin nicht auf den Speicher zugegriffen wird. Wenn sich eine Überlappung eines externen Zugriffs mit dem Refresh-Schritt nicht ganz ausschließen läßt, kann ein zusätzlicher Prioritäts-Decoder (Arbiter) eingesetzt werden, der eine externe Anforderung mit einem Wait-Signal quittiert, bis der Refresh-Schritt abgeschlossen ist und führt sie im Anschluß daran aus. Ein Hidden-Refresh ist bspw. in der EP 0 811 984 A1 beschrieben.

Die bekannten Verfahren zum Auffrischen der Dateninhalte eines DRAM haben den Nachteil, dass sie entweder den Mikroprozessor des Mikrocontrollers durch den Refresh stark belasten oder eines relativ hohen Hardwareaufwands bedürfen, was wiederum mit hohen Kosten für den Einsatz eines DRAMs als Programm- oder Datenspeicher für einen Mikrocontroller verbunden ist.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art dahingehend auszugestalten und weiterzubilden, dass ein Prozessor des Mikrocontrollers durch das Auffrischen der Dateninhalte des DRAM möglichst wenig belastet wird.

Zur Lösung dieser Aufgabe schlägt die Erfindung ausgehend von dem Verfahren der eingangs genannten Art vor, dass die Dateninhalte während vorgegebener Wartezeiten eines Mikroprozessors (Central Processing Unit, CPU) des Mikrocontrollers aufgefrischt werden.

Erfindungsgemäß wird der Refresh des DRAM also zu den Zeiten ausgeführt, an denen der Mikroprozessor des Mikrocontrollers sowieso warten muß.

Das ist bspw. der Fall, wenn der Mikroprozessor über eine Eingabe-/Ausgabeeinheit auf ein externes Peripheriemodul zugreifen möchte und nach einer Anfrage an das Peripheriemodul auf eine Antwort des Peripheriemoduls wartet. Das Peripheriemodul ist bspw. ein externer Sensor oder ein externes Aggregat (Aktor), ein externer Speicher oder eine Kommunikationsschnittstelle. Während dieser vorgegebenen Wartezeiten kann der Mikroprozessor sowieso nicht arbeiten, und durch das Auffrischen der Dateninhalte des DRAM durch die Schreib-/Leseeinheit des Mikroprozessors kann es somit nicht zu einer zusätzlichen Belastung des Mikroprozessors kommen.

Auch zwischen den Zyklen der Zeitsteuerung des Mikrocontrollers kann es zu einer vorgegebenen Wartezeit des Mikroprozessors kommen. Die Zeitsteuerung des Mikrocontrollers kann bspw. mittels Interrupt-Routinen in Verbindung mit dem Setzen eines Timers oder mittels eines Betriebssystems realisiert werden. Zwischen den Zyklen der Zeitsteuerung kommt es zu einer Wartezeit, wenn beim Zugriff auf interne Einheiten des Mikrocontrollers auf eine Antwort dieser Einheiten gewartet werden muß. Um diese Wartezeiten zwischen den Zyklen der Zeitsteuerung für einen Refresh des DRAMs ausnutzen zu können, durch den der Mikroprozessor möglichst wenig belastet wird, wird gemäß einer vorteilhaften Weiterbildung der vorliegenden Erfindung vorgeschlagen, dass die Dateninhalte zwischen den Zyklen der Zeitsteuerung des Mikrocontrollers aufgefrischt werden.

Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird vorgeschlagen, dass ein externer Zugriff auf das DRAM während des Auffrischens der Dateninhalte angehalten wird. Falls im Rahmen des Refresh und gleichzeitig im Rahmen einer externen Anforderung versucht wird, auf den Programm- oder Datenspeicher zuzugreifen, wird die externe Anforderung mit einem Wait-Signal quittiert, bis der laufende Refresh-Schritt abgeschlossen ist. Im Anschluß wird dann die externe Anforderung ausgeführt. Dadurch verzögert sich der externe Zugriff auf den Programm- oder Datenspeicher zwar etwas, von einer nennenswerten Belastung des Mikroprozessors kann aber nicht gesprochen werden, da die Verzögerung sehr gering ist und nur äußerst selten auftritt.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen Mikrocontroller der eingangs genannten Art dahingehend auszugestalten und weiterzubilden, dass die von dem Programm- oder Datenspeicher benötigte Grundfläche möglichst gering ist und dass gleichzeitig der Mikroprozessor des Mikrocontrollers durch die Verwaltung des Programm- oder Datenspeichers nicht zusätzlich belastet wird.

Zur Lösung dieser Aufgabe schlägt die Erfindung ausgehend von dem Mikrocontroller der eingangs genannten Art vor, dass der Programm- oder Datenspeicher als ein dynamischer Schreib-Lese- Speicher mit wahlfreiem Zugriff (dynamisches Random-Access- Memory, DRAM) ausgebildet ist und dass der Mikrocontroller eine Steuerungsschaltung (DRAM-Controller) zum Steuern des Lese- und Auffrischvorgangs von Dateninhalten des DRAMs aufweist, wobei die Steuerschaltung die Dateninhalte während vorgegebener Wartezeiten der CPU auffrischt.

Gemäß einer vorteilhaften Weiterbildung der vorliegenden Erfindung wird vorgeschlagen, dass die Steuerschaltung die Dateninhalte zwischen den Zyklen der Zeitsteuerung des Mikrocontrollers auffrischt.

Vorteilhafterweise wird die Zeitsteuerung des Mikrocontrollers von einem Betriebssystem zur Verfügung gestellt. Zur Realisierung der Zeitsteuerung setzt das Betriebssystem einen Timer. Wenn die auf dem Timer gesetzte Zeit abgelaufen ist, wird eine Interrupt-Routine abgearbeitet. Die Interrupt-Routine bildet die Zeitscheiben (Zyklen) der Zeitsteuerung.

Gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung wird vorgeschlagen, dass die Steuerschaltung einen externen Zugriff auf das DRAM während des Auffrischens der Dateninhalte anhält. Die Steuerschaltung weist einen Prioritäts-Decoder (Arbiter) auf, der eine externe Anforderung auf einen Zugriff auf das DRAM mit einem Wait-Signal quittiert, falls der laufende Refresh-Schritt noch nicht abgeschlossen ist. Sobald der Refresh-Schritt abgeschlossen ist wird die externe Anforderung ausgeführt.

Schließlich wird vorgeschlagen, dass der Mikrocontroller zum Steuern/Regeln von Prozessen in einem Kraftfahrzeug, insbesondere zur Steuerung/Regelung der Brennkraftmaschine, des Getriebes oder der Lenkung, eingesetzt wird. Die Elektronikkomponenten in einem Kraftfahrzeug sollten möglichst kleinbauend sein und deren Betrieb sollte den Prozessor eines Mikrocontrollers möglichst wenig belasten. Beide Anforderungen werden von dem erfindungsgemäßen Mikrocontroller besonders gut erfüllt.

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird im Folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:

Fig. 1 einen erfindungsgemäßen Mikrocontroller gemäß einer bevorzugten Ausführungsform.

Fig. 2 ein Flußdiagramm zur Darstellung eines Verfahrens zum Lesen und Auffrischen von Dateninhalten.

In Fig. 1 ist ein Mikrocontroller gemäß einer bevorzugten Ausführungsform in seiner Gesamtheit mit dem Bezugszeichen 1 gekennzeichnet. Der Mikrocontroller 1 wird bspw. zum Steuern und/oder Regeln von Prozessen in einem Kraftfahrzeug, insbesondere zur Steuerung und/oder Regelung der Brennkraftmaschine, des Getriebes oder der Lenkung, eingesetzt. Der Mikrocontroller 1 weist einen Mikroprozessor (Central Processing Unit, CPU) 2 und einem als Schreib-Lese-Speicher mit wahlfreiem Zugriff (Random-Access-Memory, RAM) ausgebildeten Programm- oder Datenspeicher 3 auf.

Um den Programm- oder Datenspeicher 3 und damit auch den gesamten Mikrocontroller 1 möglichst kleinbauend ausbilden zu können, ohne dass es zu einer zusätzlichen Belastung des Mikroprozessors 2 kommt, ist der Speicher 3 als ein dynamischer Schreib-Lese-Speicher mit wahlfreiem Zugriff (dynamisches Random-Access-Memory, DRAM) ausgebildet. Dadurch kann der Programm- oder Datenspeicher 3 auf einer besonders kleinen Chipfläche realisiert werden.

Der Mikrocontroller 1 weist eine Steuerungsschaltung (DRAM- Controller) 4 auf. Die Steuerungsschaltung 4 dient zum Steuern des Lese- und Auffrischvorgangs von Dateninhalten des DRAMs. Der Mikroprozessor 2 ist über eine Steuerleitung 5 mit der Steuerschaltung 4 verbunden. Die Steuerschaltung 4 steht über Wortleitungen 6 mit dem DRAM in Verbindung. Zum Refresh werden durch Aktivieren der Wortleitungen 6 die Dateninhalte des DRAM über Bitleitungen (nicht dargestellt) ausgelesen. Die Datensignale werden über einen Leseverstärker geführt, der die Pegel der Datensignale verstärkt. Die verstärkten Datensignale werden dann wieder in das DRAM eingelesen.

Der Mikroprozessor 2 weist Datenleitungen 7 auf, über die er auf wenigstens ein externes Peripheriemodul (nicht dargestellt) zugreifen kann. Das Peripheriemodul ist bspw. ein externer Sensor oder ein externes Aggregat (Aktor), ein externer Speicher oder eine Kommunikationsschnittstelle. Wenn der Mikroprozessor 2 über Datenleitungen 7 auf ein externes Peripheriemodul zugreifen möchte und dazu eine Anfrage an das Peripheriemodul sendet, wartet der Mikroprozessor 2 für eine vorbestimmte Wartezeit auf eine Antwort des Peripheriemoduls. Während dieser Wartezeit des Prozessors 2 wird der Refresh der Dateninhalte des DRAMs ausgeführt. Da der Mikroprozessor 2 während dieser Wartezeit sowieso nicht arbeiten kann, wird durch das Auffrischen der Dateninhalte des DRAN durch eine Schreib-/Leseeinheit des Mikroprozessors 2 dieser nicht zusätzlich belastet.

Während des Auffrischens der Dateninhalte des DRAM wird ein externer Zugriff auf das DRAM angehalten. Falls im Rahmen des Refresh und gleichzeitig im Rahmen einer externen Anforderung versucht wird, auf den Programm- oder Datenspeicher 3 des Mikrocontrollers 1 zuzugreifen, wird die externe Anforderung mit einem Wait-Signal quittiert, bis der laufende Refresh-Schritt abgeschlossen ist. Erst im Anschluß wird dann die externe Anforderung ausgeführt. Dadurch verzögert sich der externe Zugriff auf den Datenspeicher 3 zwar etwas, von einer nennenswerten Belastung des Mikroprozessors 2 kann aber nicht gesprochen werden, da die Verzögerung sehr gering ist und nur äußerst selten auftritt.

In Fig. 2 ist ein Verfahren zum Lesen und Auffrischen der Dateninhalte in einem Flußdiagramm beschrieben. Als Einstieg in das Verfahren dient dabei ein eine Wartezeit Tw auslösender Vorgang, wie z. B. die Anfrage an ein Modul, insbesondere ein externes Peripheriemodul oder ein internes Bauteil bzw. Modul, im Rahmen eines Zugriffs. In Block 10 wird somit ein solcher Zugriff als Einstiegssignal oder Einstiegsbedingung genutzt. Dabei kann bei internen Modulen z. B. die Zeit zum Refresh genutzt werden, die benötigt wird um z. B. den Programmcode zu laden.

Andererseits oder zusätzlich kann eine ständige, regelmäßige, insbesondere zyklische, Überprüfung des Mikroprozessors 2 auf Wartezeiten Tw hin als Einstiegsbedingung dienen, was z. B. aus der ermittelbaren Auslastung des Mikroprozessors oder der Auswertung dazu benutzter Größen durchgeführt werden kann und optional in Abfrage 11 dargestellt ist. Ist die Auslastung minimal bzw. ist keine Auslastung feststellbar, wird das Auffrischen der Dateninhalte durchgeführt. Ist nach Abfrage 11 keine oder je nach Ausführungsform eine zu kurze Wartezeit vorhanden, also z. B. die Auslastung zu hoch, wird nicht aufgefrischt, sondern mit der gerade durchzuführenden Funktion bzw. dem entsprechenden Programmcode in Block 17 fortgefahren.

Die Wartezeit Tw ist dabei entweder schon vorab oder in Block 10 vorgebbar. Die Wartezeit Tw kann dabei jeweils dem Auslösevorgang, also dem jeweiligen Modulzugriff, zugeordnet sein. Je nach Zugriff auf ein bestimmtes Modul kann die. Wartezeit Tw dabei variieren und ist somit bereits dem sie auslösenden Signal zugeordnet.

Ebenso kann die Wartezeit Tw nicht vorab, sondern in Block 12 des Verfahrens vorgegeben werden.

Diese Überlegungen gelten gleichermaßen für eine Zykluszeit T, welche einen Refreshzyklus beschreibt. Dabei können vorgebbar entweder in einem Refreshzyklus alle Dateninhalte gleichzeitig aufgefrischt werden oder je nach Datenleitung eine unterschiedliche Anzahl von Dateninhalten pro Refreshzyklus nacheinander. Somit kann auch vorab anhand der vorgegeben Wartezeit festgestellt werden, ob ein Refreshzyklus in dieser Wartezeit Tw abgeschlossen werden kann oder nicht.

In Abfrage 13 wird daraufhin geprüft ob die Wartezeit Tw schon beendet ist oder nicht. Ist dies nicht der Fall wird in Block 16 ein Refreshzyklus durchgeführt und eine Laufvariable oder ein Zähler für die Wartezeit Tw um die Zykluszeit T erhöht. Ist die Wartezeit nicht vorab vorgegeben, kann in der Abfrage 13 statt des Ablaufs der Wartezeit geprüft werden, ob die Reaktion bzw. Antwort des Moduls schon ansteht oder nicht. Ist in Abfrage 13 die Wartezeit Tw erreicht bzw. überschritten, so wird kein Refreshzyklus in Block 16 durchgeführt, sondern der Programmablauf in Block 17 weitergeführt. Ebenso wird der Programmablauf in Block 17 weitergeführt, wenn bei alternativer Abfrage einer anstehenden Reaktion bzw. Antwort des Moduls in Abfrage 13, diese bereits ansteht bzw. gerade eingeht.

In einer besonders vorteilhaften Ausführungsform wird nach Abfrage 13 in einer Abfrage 14 geprüft ob im Rahmen des nachfolgenden Refreshzyklusses ein externer Zugriff auf die Dateninhalte auftritt. Ist dies der Fall wird dieser externe Zugriff in Block 15 angehalten und mit einem Wait-Signal quittiert, bevor der Refreshzyklus gestartet wird. Durch die Kenntnis der Refreshzyklusdauer T kann das Anhalten entsprechend gesteuert werden. Dies kann gleichermaßen im Refreshzyklus selbst, also in Block 16 durchgeführt werden.

Nach Ablauf des Refreshzyklusses gelangt man wieder zu Abfrage 13 wo die Wartezeit Tw auf ihre Dauer oder alternativ die ankommende Modulreaktion geprüft wird.

Claims (10)

1. Verfahren zum Lesen und Auffrischen der Dateninhalte eines in einem Mikrocontroller (1) als Programm- oder Datenspeicher (3) vorgesehenen dynamischen Schreib-Lese-Speichers mit wahlfreiem Zugriff (dynamisches Random-Access-Memory, DRAM), dadurch gekennzeichnet, dass die Dateninhalte während vorgegebener Wartezeiten eines Mikroprozessors (Central Processing Unit, CPU) (2) des Mikrocontrollers (1) aufgefrischt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Dateninhalte zwischen den Zyklen der Zeitsteuerung des Mikrocontrollers (1) aufgefrischt werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Dateninhalte während eines Zugriffs des Mikroprozessors auf wenigstens ein Peripheriemodul aufgefrischt werden.

4. Verfahren nach Anspruch 1 oder 2 oder 3, dadurch gekennzeichnet, dass ein externer Zugriff auf das DRAM während des Auffrischens der Dateninhalte angehalten wird.

5. Mikrocontroller (1) mit einem Mikroprozessor (Central Processing Unit, CPU) (2) und einem als Schreib-Lese-Speicher mit wahlfreiem Zugriff (Random-Access-Memory, RAM) ausgebildeten Programm- oder Datenspeicher (3), dadurch gekennzeichnet, dass der Programm- oder Datenspeicher (3) als ein dynamischer Schreib-Lese-Speicher mit wahlfreiem Zugriff (dynamisches Random-Access-Memory, DRAM) ausgebildet ist und dass der Mikrocontroller (1) eine Steuerungsschaltung (DRAM- Controller) (4) zum Steuern des Lese- und Auffrischvorgangs von Dateninhalten des DRAMs aufweist, wobei die Steuerschaltung die Dateninhalte während vorgegebener Wartezeiten der CPU (2) auffrischt.

6. Mikrocontroller (1) nach Anspruch 5, dadurch gekennzeichnet, dass die Steuerschaltung (4) die Dateninhalte zwischen den Zyklen der Zeitsteuerung des Mikrocontrollers (1) auffrischt.

7. Mikrocontroller (1) nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Zeitsteuerung des Mikrocontrollers (1) von einem Betriebssystem zur Verfügung gestellt ist.

8. Mikrocontroller (1) nach Anspruch 5, dadurch gekennzeichnet, dass die Steuerschaltung (4) die Dateninhalte während eines Zugriffs auf ein Peripheriemodul auffrischt.

9. Mikrocontroller (1) nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass die Steuerschaltung (4) einen externen Zugriff auf das DRAM während des Auffrischens der Dateninhalte anhält.

10. Mikrocontroller (1) nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass der Mikrocontroller (1) zum Steuern/Regeln von Prozessen in einem Kraftfahrzeug, insbesondere zur Steuerung/Regelung der Brennkraftmaschine, des Getriebes oder der Lenkung, eingesetzt wird.