DE102005037635B4

DE102005037635B4 - Hardwaresteuerung für den Wechsel des Betriebsmodus eines Speichers

Info

Publication number: DE102005037635B4
Application number: DE102005037635A
Authority: DE
Inventors: Uwe Hildebrand
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-08-09
Filing date: 2005-08-09
Publication date: 2007-07-12
Anticipated expiration: 2025-08-10
Also published as: DE102005037635A1; US20070061525A1; US7802060B2

Abstract

Schaltungsanordnung (110) mit
– einer Speichereinheit (101), die wahlweise in einem Niedrigleistungs-Betriebsmodus oder einem Normalleistungs-Betriebsmodus betreibbar ist,
– einer Einstelleinheit (103) zum Einstellen des Betriebsmodus der Speichereinheit (101),
– einer Detektoreinheit (102) zum Detektieren eines Zugriffs auf die Speichereinheit (101),
– einer Steuereinheit (102) zum Steuern der Einstelleinheit (103) in Abhängigkeit von dem Detektionsergebnis der Detektoreinheit (102),
– einem ersten Prozessor (113), auf welchem eine Software zum Konfigurieren der Detektoreinheit (102) und/oder der Steuereinheit (102) abläuft,
– einem ersten Bus (111), der zwischen dem ersten Prozessor (113) und der Speichereinheit (101) angeordnet ist, und
– einem zweiten Prozessor (114), welcher über einen zweiten Bus (112) mit der Einstelleinheit (103) verbunden ist und welcher derart ausgestaltet ist, dass er die Einstelleinheit (103) konfiguriert, wobei zwischen dem ersten Prozessor (113) und der Einstelleinheit (103) keine Bus-Verbindung besteht, und wobei
– die Detektoreinheit (102) und...

Description

Die Erfindung bezieht sich auf den Wechsel des Betriebsmodus von Speichereinheiten. Dabei kann zwischen einem Niedrigleistungs-Betriebsmodus und einen Normalleistungs-Betriebsmodus gewechselt werden.
Um den Energieverbrauch elektronischer Geräte zu reduzieren, werden Speichereinheiten üblicherweise während Zeiträumen, in denen sie nicht benötigt werden, in einen Niedrigleistungs-Betriebsmodus überführt. Je nach Typ der Speichereinheit kann es sich bei dem Niedrigleistungs-Betriebsmodus um den sogenannten Data-Retention-Modus (Datenaufrechterhaltungs-Modus) bei SRAMs (static random access memory) oder den Self-Refresh-Modus (Selbst-Auffrischungsmodus) bei DRAMs (dynamic random access memory) oder um ein Trennen von der Versorgungsspannung bei ROMs (read only memory) handeln.
Ganz allgemein wird in der vorliegenden Patentanmeldung unter einem Niedrigleistungs-Betriebsmodus ein Betriebsmodus verstanden, bei welchem der Energiebedarf des betreffenden Bauelements bzw. der betreffenden Schaltungsanordnung reduziert ist und dementsprechend das Bauelement bzw. die Schaltungsanordnung nicht die Funktionen ausführen kann, für welche es bzw. sie eigentlich ausgelegt sind. Beispielsweise stellen ein Bereitschaftsmodus oder ein Stand-by-Betriebsmodus Niedrigleistungs-Betriebsmodi dar.
In einem Normalleistungs-Betriebsmodus können die Funktionen des betreffenden Bauelements bzw. der betreffenden Schaltungsanordnung, für welche das Bauelement bzw. die Schaltungsanordnung ausgelegt sind, ausgeführt werden. Beispielsweise können im Normalleistungs-Betriebsmodus Zugriffe auf eine Speichereinheit stattfinden, d.h. es können Datenwerte in der Speichereinheit abgelegt werden bzw. Datenwerte ausgelesen werden.
Um den Energieverbrauch von Schaltungsanordnungen mit Speichereinheiten möglichst weitgehend zu reduzieren, müssen die Speichereinheiten so oft wie möglich in geeignete Niedrigleistungs-Betriebsmodi überführt werden. Unterschiedliche Betriebsmodi der Schaltungsanordnung bewirken dabei unterschiedliche Anforderungen an die Speichereinheiten und deren Betriebsmodi. Hinzukommt dabei noch, dass die Betriebsmodi der Schaltungsanordnung sich dynamisch während des Betriebs ändern können.

Bei herkömmlichen Schaltungsanordnungen wird der Betriebsmodus der zugehörigen Speichereinheiten von einer Software gesteuert und konfiguriert. Dabei kann der Betriebsmodus statisch oder dynamisch konfiguriert werden.

Für das statische Einstellen des Betriebsmodus werden im Folgenden einige Beispiele genannt. So können Hardware-Einheiten eines Speichersystems mittels einer Software derart eingestellt werden, dass sie ein ROM, das zum Booten des Systems benötigt wird, nach einem erfolgten Boot-Vorgang von der Versorgungsspannung trennen. Ferner kann eine Speichereinheit von einer Software nach einem Reset gemäß der aktuellen Konfiguration des übergeordneten Systems eingestellt werden. Ein Beispiel dafür ist ein ausgeschaltetes Mobilfunkgerät, das nur in einem Batterie-Lade-Modus hochgefahren werden kann.

Ein Beispiel für die dynamische Konfiguration des Niedrigleistungs-Betriebsmodus ist eine Hardware, die von einer Software während eines Zeitabschnitts, in dem nicht auf eine bestimmte ROM-Speichereinheit zugegriffen werden muss, derart konfiguriert wird, dass die Hardware die ROM-Speichereinheit von der Versorgungsspannung trennt. Des Weiteren kann beispielsweise ein SDRAM-Controller von einer Software veranlasst werden, ein DRAM in einen Self-Refresh-Modus zu über führen, während sich das übergeordnete System in einem Leerlauf-Zustand (idle) befindet.

Nachteilig an Systemen, bei denen eine Software den Betriebsmodus von Speichereinheiten einstellt, ist, dass die Software genau wissen muss, in welchem Betriebszustand des Schaltungssystems die betreffenden Speichereinheiten benötigt werden bzw. nicht benötigt werden. Dies führt im Ergebnis zu einer erhöhten Komplexität der Software, wobei sich die Softwarebasierte dynamische Konfiguration des Betriebsmodus im Vergleich zu der statischen Konfiguration noch nachteiliger auf die Komplexität der Software auswirkt.

Ein weiteres Problem bei der Software-basierten Konfiguration des Betriebsmodus von Speichereinheiten ist, dass die Software die Übergänge zwischen den verschiedenen Betriebsmodi explizit steuern muss. Folglich muss die Software darüber informiert sein, welcher Inhalt der verschiedenen Speichereinheiten und deren Untereinheiten in den verschiedenen Betriebsmodi des Schaltungssystems benötigt wird. Darüber hinaus muss die Software auch wissen, welche flüchtigen Speicherinhalte während eines Niedrigleistungs-Betriebsmodus nicht verloren gehen dürfen, da sie wieder benötigt werden, sobald sich das Schaltungssystem in einem anderen Betriebszustand befindet. Folglich muss dafür gesorgt werden, dass diese Daten erhalten bleiben.

Im Ergebnis bedeutet dies, dass herkömmliche Schaltungsanordnung über eine sehr komplexe und damit aufwendige Software verfügen müssen, um Betriebsmoduswechsel ihrer Speichereinheiten vornehmen zu können.

Die US-Patentschrift US 5,404,543 A zeigt in 1 eine Schaltungsanordnung mit einer Speichereinheit 22, die wahlweise in einem Niedrigleistungs- oder Normalleistungs-Betriebsmodus betreibbar ist, sowie einer Einstelleinheit 24 zum Einstellen des Betriebsmodus der Speichereinheit 22 und einer Detektor- und Steuereinheit 20, welche die Zugriffe auf die Speichereinheit 22 detektiert und anhand dessen die Einstelleinheit 24 steuert.

Der Erfindung liegt die Aufgabe zugrunde, eine weitere Schaltungsanordnung mit einer Speichereinheit anzugeben.

Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die erfindungsgemäße, insbesondere eingebettete, Schaltungsanordnung weist eine Speichereinheit, eine Einstelleinheit, eine Detektoreinheit und eine Steuereinheit auf. Die Speichereinheit kann sich wahlweise in einem Niedrigleistungs-Betriebsmodus oder einem Normalleistungs-Betriebsmodus befinden. Zur Einstellung des Betriebsmodus der Speichereinheit dient die Einstelleinheit. Die Detektoreinheit detektiert Zugriffe auf die Speichereinheit, wobei es sich bei einem Zugriff auf die Speichereinheit um einen Lese- oder einen Schreibzugriff handeln kann. Die Steuereinheit zieht die Detektionsergebnisse der Detektoreinheit heran, um anhand dieser Ergebnisse die Einstelleinheit zu steuern und der Einstelleinheit gegebenenfalls vorzugeben, ob der Betriebsmodus der Speichereinheit gewechselt werden soll. Ist beispielsweise auf die Speichereinheit seit einiger Zeit nicht mehr zugegriffen worden, so kann es in diesem Fall sinnvoll sein, die Speichereinheit zur Reduzierung des Energieverbrauchs in einen Niedrigleistungs-Betriebsmodus zu überführen. Sofern sich die Speichereinheit in dem Niedrigleistungs-Betriebsmodus befindet und die Detektoreinheit stellt einen versuchten Zugriff auf die Speichereinheit fest, so kann die Steuereinheit die Einstelleinheit instruieren, einen Wechsel in den Normalleistungs-Betriebsmodus vorzunehmen.

Ein wesentlicher Gedanke der Erfindung besteht darin, dass die Detektoreinheit, die Steuereinheit und insbesondere die Einstelleinheit in Hardware ausgeführt sind, d.h. auf diesen Hardware-Einheiten läuft keine Software ab und diese Hardware-Einheiten arbeiten demgemäß keinen Maschinencode ab.

Durch die Implementierung der Detektor- und Steuereinheit als Hardware-Einheiten kann die Software, die üblicherweise die Aufgaben der erfindungsgemäßen Detektor- und Steuereinheiten erfüllt, eingespart werden. Dies bedeutet auch, dass die Software, die weiterhin auf der erfindungsgemäßen Schaltungsanordnung abläuft, in einen Wechsel des Betriebsmodus nicht involviert ist. Dies ermöglicht es, die Komplexität der Software zu reduzieren sowie die Software aufwandsgünstiger zu realisieren. Ferner wird durch die Erfindung der Energieverbrauch der Schaltungsanordnung reduziert, ohne dass dazu eine aufwendige Software eingesetzt werden muss.

Erfindungsgemäß enthält die Schaltungsanordnung einen ersten Prozessor, auf welchem eine Software abläuft, mit deren Hilfe die Detektoreinheit und/oder die Steuereinheit konfiguriert werden. Beispielsweise werden bei einem Systemstart Register der Detektor- und Steuereinheit mit bestimmten Informationen beschrieben, die es diesen Einheiten später erlauben, völlig autonom und ohne jedes weitere Eingreifen der Software die gewünschten Betriebsmoduswechsel vorzunehmen.

Erfindungsgemäß ist ein zweiter Prozessor vorgesehen, wobei der erste Prozessor über einen ersten Bus mit der Speichereinheit und dementsprechend auch mit der Detektoreinheit sowie der Steuereinheit verbunden ist und der zweite Prozessor über einen zweiten Bus mit der Einstelleinheit verbunden ist. Dabei sind die beiden Busse voneinander getrennt, sodass zwischen ihnen keine Daten ausgetauscht werden können. Bei einer herkömmlichen Schaltungsanordnung, bei welcher der Betriebsmodus der Speichereinheit von einer Software festgelegt wird, würde es die beschriebene Anordnung unmöglich machen, dass eine auf dem ersten Prozessor ablaufende Software nach einem Time-Out ein Herunterfahren der Speichereinheit initiiert. Der Grund hierfür ist die fehlende Datenverbindung zwischen den beiden Bussen, sodass die auf dem ersten Prozessor ablaufende Software die Einstelleinheit nicht entsprechend instruieren könnte. Durch die erfindungsgemäße Schaltungsanordnung wird dieses Problem gelöst, da hier festverdrahtete Steuerleitungen zwischen der Steuereinheit und der Einstelleinheit vorgesehen sind und somit bei einem Wechsel des Betriebsmodus der Speichereinheit keine Kommunikation über den Bus benötigt wird.

Die Detektion eines Speicherzugriffs kann vorteilhafterweise auf mindestens zwei verschiedene Arten erfolgen. Eine Möglichkeit besteht darin, dass die Detektoreinheit eine Auswahlleitung beobachtet, mit welcher die Speichereinheit oder der Hardware-Block, in welchen die Speichereinheit integriert ist, ausgewählt wird. Sobald das betreffende Auswahlsignal aktiviert wird, wird somit automatisch ein Zugriff auf die Speichereinheit detektiert. Bei dem Auswahlsignal kann es sich beispielsweise auch um ein Chip-Select-Signal handeln, mit welchem der Chip ausgewählt wird, in den die Speichereinheit integriert ist.

Gemäß einer zweiten Möglichkeit kann ein Adresskomparator eingesetzt werden. Der Adresskomparator ist in die Detektoreinheit integriert und vergleicht die Adressen, die über den an die Speichereinheit angeschlossenen Bus übertragen werden mit vorgegebenen Adressen, die sich auf die Speichereinheit beziehen. Bei einer Übereinstimmung der verglichenen Adressen wird somit ebenfalls ein Zugriff auf die Speichereinheit detektiert. Bei den Adressen, die von dem Adresskomparator miteinander verglichen werden, muss es sich nicht notwendigerweise um vollständige Adressen handeln. Es kann beispielsweise bereits ausreichen, die höheren Adressbits miteinander zu vergleichen. Dabei muss lediglich gewährleistet sein, dass ein derartiger Vergleich die eindeutige Schlussfolgerung zulässt, ob ein Zugriff auf die Speichereinheit erfolgen soll oder nicht.

Des Weiteren können von der Detektoreinheit noch weitere Signale – wie beispielsweise das read/write-Signal – beobachtet werden, die dann von der Steuereinheit ausgewertet werden. Beispielsweise kann ein RAM derart ausgeführt sein, dass Daten während eines Niedrigleistungs-Betriebsmodus aus dem RAM ausgelesen werden können, aber während des Niedrigleistungs-Betriebsmodus keine Daten in dem RAM abgelegt werden können. Folglich ist es in diesem Fall sinnvoll, zwischen einem Lese- und einem Schreibzugriff zu differenzieren. Erfolgt während des Niedrigleistungs-Betriebsmodus ein Lesezugriff, so kann das RAM in dem Niedrigleistungs-Betriebsmodus verbleiben, während es bei einem Schreibzugriff in den Normalleistungs-Betriebsmodus zurückgeführt werden muss.

Vorzugsweise enthält der Adresskomparator ein oder mehrere Register, in denen die vorgegebenen Adressen oder die vorgegebenen Teile der Adressen, die mit den über den Bus übertragenen Adressen verglichen werden sollen, abgelegt sind.

Besonders vorteilhaft ist es, wenn die auf dem ersten Prozessor ablaufende Software die vorgegebenen Adressen oder die vorgegebenen Teile der Adressen in den Registern des Adresskomparators ablegt. Dies kann beispielsweise bei einem Systemstart erfolgen.

Damit die Steuereinheit bestimmen kann, zu welchem Zeitpunkt die Speichereinheit vorteilhafterweise in den Niedrigleistungs-Betriebsmodus überführt wird, enthält die Steuereinheit vorzugsweise eine Messeinheit, die nach jedem Zugriff auf die Speichereinheit beginnt, die vergehende Zeit zu messen.

Sofern dabei festgestellt wird, dass eine Zeitspanne vergangen ist, die größer ist als eine vorgegebene Zeitspanne, ohne dass auf die Speichereinheit zugegriffen wurde, veranlasst die Steuereinheit die Einstelleinheit, die Speichereinheit in den Niedrigleistungs-Betriebsmodus zu überführen. Durch diesen Time-Out wird folglich ein einfaches und verlässliches Kriterium angegeben, mittels welchem ein Übergang in den Niedrigleistungs-Betriebsmodus bewerkstelligt werden kann.

Da die Zeitspanne, nach welcher eine nicht benutzte Speichereinheit in den Niedrigleistungs-Betriebsmodus überführt wird, von verschiedenen Parametern anhängt, ist es sinnvoll, Register vorzusehen, in welchen Informationen über diese Zeitspanne abgelegt werden können. Insbesondere können diese Register beim Systemstart von der Software beschrieben werden.

Sofern versucht wird, auf die Speichereinheit zuzugreifen, während sich diese in dem Niedrigleistungs-Betriebsmodus befindet, kann dieser Zugriff nicht unmittelbar ausgeführt werden, sondern die Speichereinheit muss zunächst wieder in den Normalleistungs-Betriebsmodus überführt werden. In diesem Zusammenhang ist es vorteilhaft, eine Verzögerungseinheit vorzusehen, die beispielsweise durch die Einfügung sogenannter „wait states" den Zugriff auf die Speichereinheit solange verzögert, bis die Speichereinheit wieder in den Normalleistungs-Betriebsmodus zurückgekehrt ist.

Alternativ zur Verzögerung des Zugriffs kann der Zugriff auch durch eine entsprechende Unterbrechungseinheit unterbrochen oder gar abgebrochen werden, sodass der Zugriff nach der Rückkehr der Speichereinheit in den Normalleistungs-Betriebsmodus erneut erfolgt.

Weitere Möglichkeiten, um den Zugriff auf die Speichereinheit zu verzögern oder zu unterbrechen, finden sich auch in der AMBA AHB-Spezifikation, ARM Ltd. Rev. 2.0, http://www.arm.com/products/solutions/AMBA_Spec.html.

Gemäß einer weiteren bevorzugten Ausgestaltung der Erfindung weist die Schaltungsanordnung eine Einheit auf, mit welcher die Steuereinheit wahlweise aktiviert oder deaktiviert werden kann.

Damit die Detektoreinheit und die Steuereinheit während des Niedrigleistungs-Betriebsmodus der Speichereinheit weiterhin aktiv sein können, ist es vorteilhaft, die Detektoreinheit und die Steuereinheit über eine andere Versorgungsspannungsquelle zu versorgen als die Speichereinheit.

Die Speichereinheit muss nicht notwendigerweise nur einen einzigen Niedrigleistungs-Betriebsmodus aufweisen, sondern es können auch zwei oder mehr Niedrigleistungs-Betriebsmodi zur Auswahl stehen. Sofern in diesem Fall der Normalleistungs-Betriebsmodus verlassen werden soll, entscheidet die Steuereinheit, in welchen Niedrigleistungs-Betriebsmodus die Speichereinheit überführt wird.

Sofern die erfindungsgemäße Schaltungsanordnung eine zweite Speichereinheit oder weitere Speichereinheiten aufweist, muss sichergestellt sein, dass jeder dieser Speichereinheiten eine eigene erfindungsgemäße Detektoreinheit und eine eigene erfindungsgemäße Steuereinheit zugeordnet ist. Darüber hinaus kann jede Speichereinheit auch eine eigene Einstelleinheit aufweisen. Alternativ dazu ist es allerdings auch möglich, dass eine Einstelleinheit für mehrere Speichereinheiten zuständig ist.

Vorzugsweise handelt es sich bei der erfindungsgemäßen Speichereinheit um ein ROM oder ein SRAM oder ein DRAM. Bei einem SRAM stellt der Data-Retention-Modus (Datenaufrechterhaltungs-Modus) einen Niedrigleistungs-Betriebsmodus dar, während der Self-Refresh-Modus (Selbst-Auffrischungsmodus) ein Niedrigleistungs-Betriebsmodus eines DRAMs ist. Ein weiterer Niedrigleistungs-Betriebsmodus von SRAMs und DRAMs wird durch das Trennen von der Versorgungsspannung erzielt. Ein ROM wird ebenfalls durch Abschalten, d.h. durch Trennen von der Versorgungsspannung, in den Niedrigleistungs-Betriebsmodus überführt.

Die Erfindung ist selbstverständlich nicht auf bestimmte Speichereinheiten, wie ROMs, SRAMs oder DRAMs, beschränkt. Vielmehr kann es sich bei der erfindungsgemäßen Speichereinheit um eine beliebig ausgestaltete Speichereinheit handeln. Die Speichereinheit kann beispielsweise auch aus einer Registerbank bestehen, die aus Flip-Flops aufgebaut ist.

Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigen:
1 ein Blockschaltbild eines Schaltungssystems gemäß dem Stand der Technik;
2 ein Blockschaltbild eines Schaltungssystems 100;
3 ein Ablaufdiagramm zur Veranschaulichung der Funktionsweise des in 2 dargestellten Schaltungssystems 100; und
4 ein Blockschaltbild eines Schaltungssystems 110 als Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung.
In 1 ist ein Blockschaltbild eines herkömmlichen eingebetteten Schaltungssystems 1 gezeigt. Das Schaltungssystem 1 weist drei Speicher 2, 3 und 4 auf, wobei jeder der Speicher 2, 3 und 4 einen anderen Speichertyp darstellt. Der Speicher 2 ist ein SDRAM, der Speicher 3 ein ROM und der Speicher 4 ein SRAM. Das SDRAM 2 enthält des Weiteren vier SDRAM-Bänke, während das SRAM 4 aus zwei SRAM-Bänken besteht. Das SDRAM 2 ist über einen SDRAM-Controller 5 und einen Bus 6 mit einem Prozessor 7 verbunden. Das ROM 3 und das SRAM 4 sind über den Bus 6 mit dem Prozessor 7 verbunden. Ferner stehen das ROM 4 und das SRAM 5 mit einer Steuereinheit (Power Control Unit) 8 in Verbindung. Die Steuereinheit 8 steht über den Bus 6 ebenfalls mit dem Prozessor 7 in Kontakt.
Der SDRAM-Controller 5 dient zur Steuerung von Zugriffen auf das SDRAM 2. Ferner stellt der SDRAM-Controller 5 den Betriebsmodus des SDRAMs 2 ein. Zu diesem Zweck weist der SDRAM-Controller 5 Register 9 auf. Sofern der Betriebsmodus des SDRAMs 2 gewechselt werden soll, müssen die Register 9 von der auf dem Prozessor 7 ablaufenden Software neu beschrieben werden. Danach stellt der SDRAM-Controller 5 den neuen Betriebsmodus des SDRAMs 2 ein.
Die Betriebsmodi des ROMs 3 und des SRAMs 4 werden von der Steuereinheit 8 eingestellt. Genauso wie der SDRAM-Controller 5 weist die Steuereinheit 8 zu diesem Zweck Register 10 auf. Bei einem Wechsel des Betriebsmodus des ROMs 3 oder des SRAMs 4 werden die entsprechenden Register 10 von der auf dem Prozessor 7 ablaufenden Software neu konfiguriert und anschließend nimmt die Steuereinheit 8 den entsprechenden Betriebsmoduswechsel vor.
In 2 ist das Blockschaltbild eines eingebetteten Schaltungssystems 100 dargestellt. Das Schaltungssystem 100 besteht aus einem ROM 101, einer Detektor- und Steuereinheit 102, einer Versorgungsspannungs-Steuereinheit 103, einem Prozessor 104 und einem Bus 105.
Das ROM 101 ist über den Bus 105 mit dem Prozessor 104 verbunden. Die Bus-Verbindung zwischen dem ROM 101 und dem Prozessor 104 wird darüber hinaus von der Detektor- und Steuereinheit 102 überwacht. Die Versorgungsspannungs-Steuereinheit 103 steht ebenfalls über den Bus 105 mit dem Prozessor 104 in Verbindung. Die Detektor- und Steuereinheit 102 ist mit der Versorgungsspannungs-Steuereinheit 103 über eine Steuerlei tung 106 verbunden. Sowohl die Detektor- und Steuereinheit 102 als auch die Versorgungsspannungs-Steuereinheit 103 sind in Hardware ausgeführt.
Das ROM 101 kann sich in einem Niedrigleistungs- oder einem Normalleistungs-Betriebsmodus befinden. In dem Niedrigleistungs-Betriebsmodus ist das ROM 101 von seiner Versorgungsspannung getrennt. In dem Normalleistungs-Betriebsmodus ist das ROM 101 mit der Versorgungsspannung beaufschlagt und es können über den Bus 105 Daten aus dem ROM 101 ausgelesen werden.
Die Detektor- und Steuereinheit 102 beinhaltet eine ebenfalls in Hardware ausgeführte Timer-Schaltung. Nach jedem Zugriff auf das ROM 101 beginnt die Timer-Schaltung, die vergehende Zeit zu messen. Sofern nach einem Zugriff eine bestimmte Zeitspanne ohne einen erneuten Zugriff auf das ROM 101 vergangen ist, veranlasst die Detektor- und Steuereinheit 102, dass das ROM 101 in den Niedrigleistungs-Betriebsmodus überführt wird. Dazu übermittelt die Detektor- und Steuereinheit 102 der Versorgungsspannungs-Steuereinheit 103 ein entsprechendes Steuersignal über die Steuerleitung 106, woraufhin die Versorgungsspannungs-Steuereinheit 103 das ROM 101 von seiner Versorgungsspannung trennt.
Informationen über die Zeitspanne, nach welcher bei einem ausbleibenden Zugriff auf das ROM 101 dasselbe in den Niedrigleistungs-Betriebsmodus heruntergefahren werden soll, sind vorzugsweise in Registern in der Detektor- und Steuereinheit 102 abgelegt. Die Länge dieser Zeitspanne hängt insbesondere von der Zeit ab, die benötigt wird, um das ROM 101 in den Niedrigleistungs- bzw. den Normalleistungs-Betriebsmodus zu überführen und von der erzielbaren Energieeinsparung. Idealerweise werden die Informationen über diese Time-Out-Zeit von der auf dem Prozessor 104 ablaufenden Software bei dem Systemstart in den Registern der Detektor- und Steuereinheit 102 abgelegt.
Die auf dem Prozessor 104 ablaufende Software bestimmt darüber hinaus auch, ob die Detektor- und Steuereinheit 102 die Einstellung des Betriebsmodus des ROMs 101 steuert oder nicht. Zu diesem Zweck weist die Versorgungsspannungs-Steuereinheit 103 Register 107 auf, in welchen Informationen darüber von der Software abgelegt werden. Die Register 107 und die Steuerleitung 106 sind mit den Eingängen eines Logik-Gatters 108 verbunden, sodass bei jedem Steuerbefehl der Detektor- und Steuereinheit 102 überprüft wird, ob die Steuerung des Betriebsmodus von der Detektor- und Steuereinheit 102 vorgenommen werden soll oder ob die Detektor- und Steuereinheit 102 deaktiviert ist.
In 2 speist der Ausgang des Logik-Gatters 108 eine Leitung 109, welche die Versorgungsspannungs-Steuereinheit 103 mit dem ROM 101 verbindet. Es kann entweder vorgesehen sein, dass über die Leitung 109 Steuerbefehle an das ROM 101 übermittelt werden, welche Informationen darüber enthalten, welchen Betriebsmodus das ROM 101 annehmen soll. Alternativ dazu kann die Leitung 109 dazu bestimmt sein, das ROM 101 mit der Versorgungsspannung zu versorgen. Für den Fall, dass das ROM 101 in den Niedrigleistungs-Betriebsmodus überführt werden soll, würde die Versorgungsspannung von der Leitung 109 entfernt.
Sofern sich das ROM 101 in dem Niedrigleistungs-Betriebsmodus befindet, d.h. von der Versorgungsspannung getrennt ist, überprüft die Detektor- und Steuereinheit 102 fortlaufend, ob versucht wird, über den Bus 105 auf das ROM 101 zuzugreifen. Zu diesem Zweck stehen zwei verschiedene Möglichkeiten zur Verfügung. Auf der einen Seite kann ein Auswahlsignal beobachtet werden, welches einen Zugriff auf das ROM 101 dadurch anzeigt, dass der Hardware-Block, in den das ROM 101 integriert ist, ausgewählt wird. Auf der anderen Seite können die Adressen, die über den Bus 105 übertragen werden, ausgewertet werden. Zu diesem Zweck weist die Detektor- und Steuereinheit 102 Komparatoren auf, welche die über den Bus übertragenen Adressen mit in Registern abgelegten Adressen vergleichen. Sobald dabei eine Übereinstimmung gefunden wird, wurde ein Zugriff detektiert. Es kann auch vorgesehen sein, dass nur bestimmte Teile der Adressen miteinander verglichen werden, wenn sich aus diesen Teiladressen ein Zugriff auf das ROM 101 bereits eindeutig herauslesen lässt. Typischerweise handelt es sich bei diesen Teiladressen um die höheren Adressbits. Die Register, in denen die Vergleichsadressen abgelegt sind, können durch die Software konfiguriert werden.
Sobald die Detektor- und Steuereinheit 102 einen Zugriff auf das ROM 101 detektiert hat, veranlasst sie die Versorgungsspannungs-Steuereinheit 103, das ROM 101 wieder in den Normalleistungs-Betriebsmodus zurückzuführen, sodass der Zugriff ausgeführt werden kann.
Da aus dem ROM 101 nur Daten ausgelesen werden können, wenn es sich im Normalleistungs-Betriebsmodus befindet, sind Mittel vorgesehen, die einen Zugriff während des Niedrigleistungs-Betriebsmodus verzögern oder unterbrechen. Diese Mittel sind ebenfalls in Hardware ausgeführt. Beispielsweise kann ein Zugriff durch die Einfügung von „wait states" verzögert werden.
Damit die Detektor- und Steuereinheit 102 sowie die Versorgungsspannungs-Steuereinheit 103 auch im heruntergefahrenen Zustand des ROMs 101 einsatzbereit sind, müssen die Detektor- und Steuereinheit 102 und die Versorgungsspannungs-Steuereinheit 103 auch während des Niedrigleistungs-Betriebsmodus des ROMs 101 mit der Versorgungsspannung beaufschlagt sein.
In 2 ist mit dem ROM 101 lediglich ein Speicher dargestellt, auf den über den Bus 105 zugegriffen werden kann. Es können allerdings auch mehr als ein Speicher mit dem Bus 105 verbunden sein. In diesem Fall benötigt jeder der Speicher eine eigene Detektor- und Steuereinheit.
Anstelle eines ROMs kann es sich bei dem Speicher 101 auch um einen anderen Speichertyp, beispielsweise um ein DRAM oder ein SRAM handeln. Ein Niedrigleistungs-Betriebsmodus ist bei einem DRAM der Self-Refresh-Modus (Selbst-Auffrischungsmodus). Im Falle eines SRAMs (static random access memory) stellt der Data-Retention-Modus (Datenaufrechterhaltungs-Modus) einen Niedrigleistungs-Betriebsmodus dar. Ferner können sowohl ein DRAM als auch ein SRAM durch Abschalten in einen Niedrigleistungs-Betriebsmodus überführt werden.
Die Funktionsweise der Detektor- und Steuereinheit 102 ist in 3 durch ein Ablaufdiagramm veranschaulicht. Im Folgenden wird diese Funktionsweise noch einmal kurz zusammengefasst.
Sobald die Detektor- und Steuereinheit 102 durch die auf dem Prozessor 104 ablaufende Software aktiviert wird, wird als erstes die Timer-Schaltung zurückgesetzt. Die Timer-Schaltung beginnt dann, die Zeit zu messen, bis entweder ein Zugriff auf das ROM 101 stattgefunden hat oder die vorgegebene Zeitspanne erreicht ist. Sofern während dieser Zeitspanne auf das ROM 101 zugegriffen wird, wird der Zugriff ausgeführt und danach beginnt die Zeitmessung erneut. Sofern die vorgegebene Zeit jedoch erstmalig abgelaufen ist, ohne dass ein Zugriff auf das ROM 101 erfolgt ist, wird ein entsprechendes Signal wird an die Versorgungsspannungs-Steuereinheit 103 über die Steuerleitung 106 übermittelt und die Hardware wird für den Niedrigleistungs-Betriebsmodus konfiguriert. Dies umfasst beispielsweise das Abstellen der Versorgungsspannung des ROMs 101. Danach befindet sich das ROM 101 in dem Niedrigleistungs-Betriebsmodus. Während dieser Zeit überwacht die Detektor- und Steuereinheit 102 weiterhin, ob versucht wird, auf das ROM 101 zuzugreifen. Sofern ein Zugriff erfolgt, wird dieser entweder verzögert oder unterbrochen und es werden die notwendigen Schritte unternommen, damit das ROM 101 wieder in den Normalleistungs-Betriebsmodus zurückkehrt. Sobald der Normalleistungs-Betriebsmodus des ROMs 101 wieder hergestellt ist, können die entsprechenden Daten aus dem ROM 101 ausgelesen werden.
In 4 ist das Blockschaltbild eines eingebetteten Schaltungssystems 110 als Ausführungsbeispiel der Erfindung dargestellt. Das Schaltungssystem 110 entspricht in weiten Teilen dem in 2 dargestellten Schaltungssystem 100. Die in den beiden Schaltungssystemen 100 und 110 identischen Bauelemente sind daher mit denselben Bezugszeichen gekennzeichnet. Im Unterschied zu dem Schaltungssystem 100 weist das Schaltungssystem 110 zwei Busse 111 und 112 auf, zwischen denen keine Verbindung besteht. Über den Bus 111 ist ein Digitalsignalprozessor 113 mit dem ROM 101 verbunden und über den Bus 112 ist ein Prozessor 114 mit der Versorgungsspannungs-Steuereinheit 103 verbunden. Da zwischen dem Digitalsignalprozessor 113 und der Versorgungsspannungs-Steuereinheit 103 keine Bus-Verbindung besteht, könnte die auf dem Digitalsignalprozessor 113 ablaufende Software das ROM 101 nicht selbständig in den Niedrigleistungs-Betriebsmodus überführen. Erst die Detektor- und Steuereinheit 102 ermöglicht dies, da die Detektor- und Steuereinheit 102 entsprechende Befehle an die Versorgungsspannungs-Steuereinheit 103 über die Steuerleitung 104 übermitteln kann.
Bei dem Schaltungssystem 110 ist weiterhin zu beachten, dass die Detektor- und Steuereinheit 102 von dem Digitalsignalprozessor 113 konfiguriert wird, während der Prozessor 114 die Konfiguration der Versorgungsspannungs-Steuereinheit 103 übernimmt.

Claims

Schaltungsanordnung (110) mit – einer Speichereinheit (101), die wahlweise in einem Niedrigleistungs-Betriebsmodus oder einem Normalleistungs-Betriebsmodus betreibbar ist, – einer Einstelleinheit (103) zum Einstellen des Betriebsmodus der Speichereinheit (101), – einer Detektoreinheit (102) zum Detektieren eines Zugriffs auf die Speichereinheit (101), – einer Steuereinheit (102) zum Steuern der Einstelleinheit (103) in Abhängigkeit von dem Detektionsergebnis der Detektoreinheit (102), – einem ersten Prozessor (113), auf welchem eine Software zum Konfigurieren der Detektoreinheit (102) und/oder der Steuereinheit (102) abläuft, – einem ersten Bus (111), der zwischen dem ersten Prozessor (113) und der Speichereinheit (101) angeordnet ist, und – einem zweiten Prozessor (114), welcher über einen zweiten Bus (112) mit der Einstelleinheit (103) verbunden ist und welcher derart ausgestaltet ist, dass er die Einstelleinheit (103) konfiguriert, wobei zwischen dem ersten Prozessor (113) und der Einstelleinheit (103) keine Bus-Verbindung besteht, und wobei – die Detektoreinheit (102) und die Steuereinheit (102) in Hardware ausgeführt sind.
Schaltungsanordnung (110) nach Anspruch 1, dadurch gekennzeichnet, – dass die Detektoreinheit (102) derart ausgestaltet ist, dass sie ein Auswahlsignal detektiert, mittels welchem die Speichereinheit (101) bei einem Zugriff ausgewählt wird.
Schaltungsanordnung (110) nach Anspruch 1, dadurch gekennzeichnet, – das die Detektoreinheit (102) einen Adresskomparator aufweist, der derart ausgestaltet ist, dass er die Adressen eines Zugriffs oder Teile dieser Adressen mit vorgegebenen Adressen oder vorgegebenen Teilen von Adressen vergleicht, und anhand dieses Vergleichs einen Zugriff auf die Speichereinheit (101) detektiert.
Schaltungsanordnung (110) nach Anspruch 3, dadurch gekennzeichnet, – dass der Adresskomparator Register aufweist, in denen die vorgegebenen Adressen oder die vorgegebenen Teile der Adressen abgelegt sind.
Schaltungsanordnung (110) nach Anspruch 4, dadurch gekennzeichnet, – dass die vorgegebenen Adressen oder die vorgegebenen Teile der Adressen von der auf dem ersten Prozessor (113) ablaufenden Software in den Registern des Adresskomparators abgelegt werden.
Schaltungsanordnung (110) nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, – dass die Detektoreinheit (102) weitere Signale, insbesondere read/write-Signale, detektiert, die mit einem Zugriff auf die Speichereinheit (101) verbunden sind, und – dass die Steuereinheit (102) die Einstelleinheit (103) in Abhängigkeit dieser weiteren Signale steuert.
Schaltungsanordnung (110) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die Steuereinheit (102) eine Messeinheit umfasst, die derart ausgestaltet ist, dass sie nach einem Zugriff auf die Speichereinheit (101) die bis zu dem nächsten Zugriff vergehende Zeit misst.
Schaltungsanordnung (110) nach Anspruch 7, dadurch gekennzeichnet, – dass die Steuereinheit (102) derart ausgestaltet ist, dass sie, sofern sich die Speichereinheit (101) in dem Normalleistungs-Betriebsmodus befindet und die von der Messeinheit gemessene Zeitspanne größer ist als eine vorgegebene Zeitspanne, die Einstelleinheit (103) veranlasst, den Betriebsmodus der Speichereinheit (101) in den Niedrigleistungs-Betriebsmodus zu überführen.
Schaltungsanordnung (110) nach Anspruch 8, dadurch gekennzeichnet, – dass die Steuereinheit (102) Register aufweist, in denen die Dauer der vorgegebenen Zeitspanne abgelegt ist.
Schaltungsanordnung (110) nach Anspruch 9, dadurch gekennzeichnet, – dass die Dauer der vorgegebenen Zeitspanne von der auf dem ersten Prozessor (113) ablaufenden Software in den Registern abgelegt wird.
Schaltungsanordnung (110) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch – eine Verzögerungseinheit (102), die derart ausgelegt ist, dass sie einen Zugriff auf die Speichereinheit (101) verzögert, falls sich die Speichereinheit (101) zu dem Zeitpunkt des Zugriffs in dem Niedrigleistungs-Betriebsmodus befindet.
Schaltungsanordnung (110) nach einem der Ansprüche 1 bis 10, gekennzeichnet durch – eine Unterbrechungseinheit (102), die derart ausgelegt ist, dass sie einen Zugriff auf die Speichereinheit (101) unterbricht, falls sich die Speichereinheit (101) zu dem Zeitpunkt des Zugriffs in dem Niedrigleistungs-Betriebsmodus befindet.
Schaltungsanordnung (110) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch – eine Einheit (103) zum wahlweisen Aktivieren und Deaktivieren der Steuereinheit (102).
Schaltungsanordnung (110) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die Detektoreinheit (102) und die Steuereinheit (102) während des Niedrigleistungs-Betriebsmodus der Speichereinheit (101) mit einer Versorgungsspannung beaufschlagt sind.
Schaltungsanordnung (110) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass es mindestens zwei unterschiedliche Niedrigleistungs-Betriebsmodi der Speichereinheit (101) gibt, und – dass die Steuereinheit (102) bestimmt, in welchen Niedrigleistungs-Betriebsmodus die Speichereinheit (101) gegebenenfalls überführt wird.
Schaltungsanordnung (110) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch – eine weitere Speichereinheit, die wahlweise in einem Niedrigleistungs-Betriebsmodus oder einem Normalleistungs-Betriebsmodus betreibbar ist, – eine weitere Einstelleinheit zum Einstellen des Betriebsmodus der weiteren Speichereinheit, – eine weitere Detektoreinheit zum Detektieren eines Zugriffs auf die weitere Speichereinheit, und – eine weitere Steuereinheit zum Steuern der weiteren Einstelleinheit in Abhängigkeit von dem Detektionsergebnis der weiteren Detektoreinheit, wobei – die weitere Detektoreinheit und die weitere Steuereinheit in Hardware ausgeführt sind.
Schaltungsanordnung (110) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die Speichereinheit (101) ein ROM oder ein SRAM oder ein DRAM umfasst.