DE10135814A1 - Halbleiterspeicher mit Precharge-Steuerung - Google Patents

Abstract

Bei einem Halbleiterspeicher wird durch eine Precharge-Steuerung das Anlegen eines nicht-aktiven Pegels an eine Wortleitung gesteuert. Zur Einleitung des Precharge-Vorgangs sind ein Paar von Referenzbitleitungen (20, 21) vorgesehen, denen anfangs unterschiedliche Poteniale (VBLEQ, VBLEQ + DELTAU) zuführbar sind, die unterschiedliche durch einen Referenzleseverstärker (22) verstärkt werden. Das Potenital einer der Referenzbitleitungen (21) wird in einem Differenzverstärker (27) verstärkt, um daraufhin eine Steuerungseinrichtung (13) zu veranlassen.

Description

• Die Erfindung betrifft einen Halbleiterspeicher mit einem Speicherzellenfeld und einer Vielzahl von Wort- und Bitleitungen sowie Speicherzellen, die an die Wort- und Bitleitungen angeschlossen sind. Die Wortleitungen sind von einem aktiven und einem nicht-aktiven Pegel ansteuerbar. Eine Steuerungseinrichtung ist vorgesehen, um die Ausgabe des nichtaktiven Pegels an die Wortleitungen zu veranlassen.
• Halbleiterspeicher mit wahlfreiem Zugriff, insbesondere mit dynamischen Speicherzellen, sogenannte DRAMs (Dynamic Random Access Memories), weisen Wortleitungen und Bitleitungen auf, an deren Kreuzungsorten Speicherzellen angeordnet sind. Eine Speicherzelle dynamischer Art umfaßt einen Speicherkondensator und einen Auswahltransistor. Der Steueranschluß des Auswahltransistors ist an die Wortleitung angeschlossen. Die gesteuerte Strecke des Auswahltransistors ist einerseits an den Speicherkondensator und andererseits an die Bitleitung angeschlossen.
• Bei einem Zugriff auf eine Speicherzelle, beispielsweise einem Lesezugriff, wird die Wortleitung durch Anlegen eines aktiven Pegels aktiviert, so daß der Transistor leitend geschaltet wird. Der Speicherkondensator wird dadurch mit der Bitleitung verbunden und gibt seine Ladung auf die Bitleitung aus. Ein Leseverstärker verstärkt anschließend das vom Speicherkondensator an die Bitleitung ausgegebene Signal zu einem vollpegeligen Signal. Das vom Leseverstärker verstärkte Signal wird anschließend längs des Auslesedatensignalpfads bis zu einem Ausgangsanschluß weitergeleitet, um am Ausgang des Halbleiterspeichers bereitzustehen. Aufgrund von Leckströmen nimmt der Ladungsinhalt des Kondensators ab. Innerhalb vorgegebener Zeitabstände ist daher der Ladungsinhalt wieder aufzufrischen. Das vom Leseverstärker verstärkte Signal wird hierzu über den geöffneten Auswahltransistor in die Speicherzelle zurückgeschrieben. Sowohl beim Auslesen als auch beim Wiederauffrischen werden die Wortleitungen aktiviert und der Verstärkungsvorgang am Leseverstärker ist so weit durchzuführen, bis ausreichende Sicherheit besteht, daß der ausgelesene Datenwert mit einem ausreichend stabilen Pegel am Leseverstärker vorliegt. Anschließend kann die aktivierte Wortleitung wieder deaktiviert werden. Auf die Wortleitung wird dabei ein nicht-aktiver Pegel ausgegeben, beispielsweise Bezugspotential oder Masse oder gar ein negativer Pegelwert. Demgegenüber weist der aktive Pegel ein positives Potential auf, welches mittels Spannungspumpen sogar noch über der von extern zugeführten Versorgungsspannung liegend erzeugt wird, um den Auswahltransistor vollständig leitend zu schalten. Außerdem werden die Bitleitungen auf einen Ausgleichspegel vorgeladen. Dieser Deaktivierungsvorgang wird als Precharge bezeichnet.
• Wichtig ist das zeitgerechte Anlegen des nicht-aktiven Pegels an vorher ausgewählte Wortleitungen. Wenn die Wortleitungen zu früh abgeschaltet werden, so daß die auf den Bitleitungen verstärkten Pegel noch nicht ausreichend weit in Sättigung geführt sind, dann wird in die Speicherzellen ein nur unzureichend verstärktes Signal zurückgeschrieben. Die gespeicherte Information wird dadurch geschwächt. Bei einer darauf folgenden Aktivierung solcher Speicherzellen kann es vorkommen, daß die gespeicherte Information nicht wieder herstellbar ist. Wenn andererseits das Abschalten der Wortleitungen zu lange dauert, besteht zwar die Sicherheit, daß die Datensignale ausreichend hoch verstärkt wurden. Ein nachfolgender Speicherzugriff kann allerdings erst erfolgen, wenn die Wortleitung vollständig inaktiviert ist. Die Arbeitsgeschwindigkeit wird durch einen lange dauernden Precharge-Vorgang verringert. Wenn der Precharge-Vorgang zu spät startet, so geht unnötigerweise Prechargezeit verloren. Ein darauf folgender Aktivierungsbefehl im selben Bereich des Speicherzellenfeldes kann unter Umständen zu einer falschen Bewertung der Zellinformation führen.
• Insbesondere bei taktsynchron betriebenen Halbleiterspeichern, so genannten SDRAMs (Synchrones Dynamic Random Access Memories) werden die Verarbeitungsvorgänge im Halbleiterspeicher taktsynchron abgewickelt, so daß der Precharge-Vorgang nach einer vorbestimmten Anzahl von Taktzyklen nach einer Aktivierung einer Speicherzelle veranlaßt wird. Die Kopplung einer festen Verzögerungszeit nach einer Aktivierung des Speicherzellenfeldes zur Einleitung des Precharge-Vorgangs hat den Nachteil, daß die individuellen Schaltgeschwindigkeiten der Funktionselemente des Halbleiterspeichers selbst sowie des Gesamtsystems nicht berücksichtigt werden.
• Beispielsweise kann ein Precharge-Vorgang auf asynchrone Weise nach einer Aktivierung des Speicherzellenfeldes eingeleitet werden. Hierzu wird eine feste Verzögerungszeit chipintern beispielsweise durch Aufladen einer Kapazität erzeugt. Nachteilig ist, daß aufgrund der bekanntlich nicht unerheblichen herstellungsbedingten Streuung absoluter Parameter integrierter Bauelemente die exakte Einstellung einer solchen Verzögerungszeit schwierig ist. Die Verzögerungszeit ist außerdem temperaturabhängig. Außerdem ist der durch das Aufladen von Kapazitäten bedingte Stromverbrauch nicht unbeachtlich.
• Synchrone Maßnahmen zählen die Taktimpulse des extern angelegten Taktsignals und veranlassen nach Ablauf einer vorbestimmten Anzahl von Taktzyklen nach der Aktivierung des Speicherzellenfeldes den Precharge-Vorgang. Nachteilig ist hier, daß die Betriebsfrequenz des Halbleiterspeichers möglichst exakt eingehalten werden muß. Wenn der Halbleiterspeicher in einem größeren Betriebsfrequenzbereich betrieben werden soll, dann kann es bei hoher Betriebsfrequenz auftreten, daß die gezählten Taktzyklen derart schnell abgelaufen sind, daß der Verstärkungsvorgang des Leseverstärkers noch nicht ausreichend ist, bevor der Precharge-Vorgang eingeleitet wird. Bei niedriger Betriebsfrequenz kann es auftreten, daß unnötig lange abgewartet wird, bis die erforderliche Anzahl von Betriebstakten gezählt worden ist. Ein erneuter Speicherzugriff wird hier unnötigerweise noch weiter verzögert. Zu berücksichtigen ist ferner, daß taktsynchrone Halbleiterspeicher mit Speichercontrollern zusammenarbeiten können, die insbesondere im Stand-by-Betrieb die Arbeitsfrequenz erheblich verändern. Diese herkömmlichen Konzepte haben daher den Nachteil, daß sie entweder nur aufwendig realisierbar sind oder nicht flexibel genug auf wechselnde Betriebsbedingungen angepaßt werden können.
• Eine Aufgabe der Erfindung ist darin zu sehen, einen Halbleiterspeicher anzugeben, dessen Precharge-Vorgang nach einem Zugriff auf das Speicherzellenfeld unabhängig von den gerade vorliegenden Betriebsbedingungen in einem möglichst optimalen Zeitpunkt eingeleitet wird.
• Gemäß der Erfindung wird diese Aufgabe durch einen Halbleiterspeicher gelöst, der umfaßt:
  
• - ein Speicherzellenfeld mit einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen und mit einer Vielzahl von Speicherzellen, die an eine der Wortleitungen und eine der Bitleitungen angeschlossen sind, wobei die Wortleitungen einen aktiven Pegel aufweisen, bei dem ein Zugriff auf Speicherzellen möglich ist, und einen nicht-aktiven Pegel, bei dem ein Zugriff auf Speicherzellen nicht möglich ist;
• - eine Steuerungseinrichtung, um den Wortleitungen des Speicherzellenfeldes den nicht-aktiven Pegel zuzuweisen;
• - eine erste und eine zweite Referenzbitleitung, die schaltbar mit je einem Anschluß für ein Referenzpotential verbunden sind;
• - eine Vergleichseinrichtung, die eingangsseitig an mindestens eine der Referenzbitleitungen angeschlossen ist und die ausgangsseitig ein Steuersignal erzeugt, in Abhängigkeit dessen die Steuerungseinrichtung veranlaßt wird, den nicht-aktiven Pegel an die Wortleitungen anzulegen.
• Der Halbleiterspeicher gemäß der Erfindung steuert die Wartezeit bis zum Einleiten des Precharge-Vorgangs unabhängig vom Betriebstakt des Halbleiterspeichers oder unabhängig von einer fest vorgegebenen Verzögerungszeit. Vielmehr wird der Precharge-Vorgang dadurch veranlaßt, daß der Verstärkungsvorgang am Paar der Referenzbitleitungen überwacht wird. Wenn festgestellt wird, daß ausreichend Verstärkung vorliegt, wird der Precharge-Vorgang eingeleitet. Dieser Zeitpunkt ist so gewählt, daß einerseits die Information ausreichend verstärkt in die Speicherzelle zurückgeschrieben wird, daß sie bei der nächsten Aktivierung fehlerfrei auslesbar ist, und andererseits trotzdem möglichst frühzeitig eingeleitet wird, um keine unnötige Wartezeit zu verlieren. Der von extern zugeführte Betriebstakt des Halbleiterspeichers spielt bei der Festlegung des Precharge-Zeitpunkts keine Rolle mehr. Zwar ist zusätzlicher Schaltungsaufwand erforderlich. Der zusätzliche Flächenverbrauch im Halbleiterchip wird durch den Gewinn an Betriebssicherheit aber ausgeglichen.
• Bedeutsam ist, daß die Referenzbitleitungen und die daran vorliegenden Verhältnisse möglichst exakt den Verhältnissen an einem normalen, betriebsbereitem Bitleitungspaar entsprechen. Idealerweise werden die ungünstigsten Verhältnisse, die an einem normalen Bitleitungspaar vorliegen, am Referenzbitleitungspaar nachgebildet. Hierzu ist das Referenzbitleitungspaar zweckmäßigerweise am Rand eines Speicherzellenfeldes angeordnet. Die Bitleitungen werden über Schaltelemente, die Schalttransistoren sein können, mit Referenzpotentialen verbunden. Die Referenzpotentiale sind leicht unterschiedlich voneinander, um verglichen mit einem in einer Speicherzelle gespeicherten Informationswert eine leichte Unsymmetrie am Referenzbitleitungspaar zu erzeugen. Diese Unsymmetrie wird anschließend verstärkt und bewertet, um das Auslösen des Precharge-Vorgangs davon abhängig zu steuern. Eines der Referenzpotentiale liegt zweckmäßigerweise in der Mitte der eingeschwungenen Signalpegel der Bitleitungen für die komplementären zu speichernden Informationssignale, also in der Mitte von einem Bitleitungs-High-Pegel und einem Bitleitungs-Low- Pegel. Das andere der Referenzpotentiale liegt vorzugsweise um einen Spannungsversatz ΔU darüber. Idealerweise entspricht der Spannungsversatz ΔU einem aus einer Speicherzelle auslesbaren gespeicherten Datenwert. Während des Precharge-Vorgangs werden diese Referenzpegel an die Bitleitungen über die Schalttransistoren angelegt. Während des Auslesevorganges werden die Referenzpegel von den Bitleitungen getrennt, so daß der Verstärkungsvorgang eingeleitet werden kann.
• Vorzugsweise ist nur eine der Referenzbitleitungen mit einem Eingang einer Vergleichseinrichtung verbunden. Die Vergleichseinrichtung kann als Differenzverstärker ausgeführt sein. Diejenige Bitleitung, welche mit dem höheren Referenzpotential beaufschlagt wird, ist an den Eingang der Vergleichseinrichtung angeschlossen. Der andere Eingang der Vergleichseinrichtung wird vom hohen Bitleitungspegel angesteuert. Vom Ausgang der Vergleichseinrichtung wird ein Schaltsignal abgeleitet, das an die übergeordnete Steuerungseinheit des Halbleiterspeichers übertragen wird. Diese leitet daraufhin den Precharge-Vorgang ein und erzeugt die erforderlichen Steuersignale für das Speicherzellenfeld. Die Steuerungseinrichtung ist herkömmlicherweise als Zustandsrechenwerk oder State- Machine ausgeführt. In vorteilhafter Ausgestaltung der Erfindung ist der Vergleichseinrichtung ein Komparator nachgeschaltet. Ein anderer Eingang des Komparators wird von einem weiteren Referenzpotential gesteuert. Der Komparator schaltet dann, wenn der Pegel auf der in die Vergleichseinrichtung eingespeiste Referenzbitleitung so weit angestiegen ist, daß die Differenz dieses Pegels zum hohen Bitleitungspegel einen vorgegebenen Wert unterschreitet. Dieser vorgegebene Wert wird durch das Verhältnis des weiteren Referenzpotentials zum Verstärkungsfaktor des Differenzverstärkers gebildet. Am Ausgang des Komparators liegt das die State-Machine steuernde Schaltsignal an.
• Das Vorsehen von Referenzpotentialen, welche schaltweise an die Referenzbitleitungen anzulegen sind, hat den Vorteil, daß der Spannungsversatz ΔU während eines Tests des Halbleiterspeichers exakt eingestellt werden kann. Hierzu steht ein Spannungsgenerator zur Verfügung, der mit Schmelzsicherungen, sogenannten Fuses oder Antifuses, versehen ist. Der Spannungsgenerator weist beispielsweise ein Widerstandsnetzwerk auf, bei dem Widerstände mittels der Fuses/Antifuses zu- oder abschaltbar sind. Testverfahren für Halbleiterspeicher sehen vor, daß zugeführte Versorgungsspannungen variiert werden und daraufhin die Halbleiterspeicher unter unterschiedlichen Betriebsspannungen auf Funktionalität getestet werden. Bei der Erfindung kann unter Einbeziehung dieser Spannungstests der optimale Zeitpunkt für die Einleitung des Precharge-Vorganges ermittelt werden. Daraus wird der optimale Wert für den Spannungsversatz ΔU ermittelt und über die Fuses/Antifuses eingestellt.
• Die Referenzpotentiale werden über jeweilige Transistorschalter an die Referenzbitleitungen eingekoppelt. Die Schaltungen sind während der Precharge-Phase leitend geschaltet. Wenn n- Kanal-MOS-Transistoren als Schalttransistoren verwendet werden, werden diese Transistoren von den den Precharge-Vorgang einleitenden Steuersignalen aktiviert.
• Um eine möglichst ideale Nachbildung der Verhältnisse an den normalen Bitleitungen im Referenzbitleitungspaar zu gewährleisten, sind eine Anzahl von Weiterbildungen denkbar. Dem Ausgang der Vergleichseinrichtung oder des Differenzverstärkers wird zusätzlich eine Verzögerungsstrecke, die eine analog, asynchron erzeugte Verzögerungszeit bewirkt, nachgeschaltet. Die Verzögerungszeit ist ein Maß für die sogenannte Write-Back-Zeit. Diese Zeitdauer ist erforderlich, um die von den Leseverstärkern der normalen Bitleitungen verstärkten Signale in die Speicherzellen zurückzuschreiben. Dadurch, daß der Differenzverstärker nur an eine der Referenzbitleitungen angeschlossen ist, kann eine unsymmetrische kapazitive Belastung der Referenzbitleitungen vorliegen. Die zusätzliche durch den Eingang des Differenzverstärkers bedingte kapazitive Last kann durch eine zusätzliche Kapazität, die an der anderen, nicht mit dem Differenzverstärker verbundenen Referenzbitleitung angeschlossen ist, ausgeglichen werden. Schließlich unterscheidet sich das Referenzbitleitungspaar von den normalen Bitleitungspaaren durch die Eingangskapazität des Differenzverstärkers und gegebenenfalls durch die zusätzliche oben genannte Ausgleichskapazität. Um unter diesem Gesichtspunkt die Verhältnisse an dem Referenzbitleitungspaar gleich den Verhältnissen am normalen Bitleitungspaar zu machen, wird die Referenzbitleitung verglichen mit den normalen Bitleitungen entsprechend kürzer dimensioniert, um in Summe jeweils gleiche kapazitive Lasten am Leseverstärker anzulegen.
• Es genügt prinzipiell, ein Referenzbitleitungspaar pro Speicherbank vorzusehen. Andere Architekturen von Halbleiterspeichern sehen noch kleinere Organisationseinheiten, sogenannte Speichersegmente innerhalb einer Speicherbank vor. Hier ist ein Referenzbitleitungspaar pro Speichersegment anzuordnen. Eine Speicherbank ist dabei ein an sich vollständig funktionsfähiger Speicherabschnitt, dessen Adressierung unabhängig von einer anderen Speicherbank erfolgt.
• Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Figuren näher erläutert. In verschiedenen Figuren einander entsprechende Elemente sind mit gleichen Bezugszeichen versehen. Es zeigen:
• Fig. 1 einen Ausschnitt aus einem Halbleiterspeicher mit im Hinblick auf die Erfindung relevanten Funktionselementen;
• Fig. 2 einen Ausschnitt aus einem Speicherzellenfeld; und
• Fig. 3 einen Spannungsgenerator zur Erzeugung eines der in der Schaltung der Fig. 1 vorkommenden Referenzpotentiale.
• In Fig. 1 ist ein Ausschnitt aus einem Speicherzellenfeld eines dynamischen Halbleiterspeichers mit wahlfreiem Zugriff (DRAM) dargestellt. Das Speicherzellenfeld zeigt eine Vielzahl von normalen Bitleitungspaaren, beispielsweise die mit 10 und 11 bezeichneten Bitleitungen des zuunterst dargestellten normalen Bitleitungspaars, und eine Vielzahl von Wortleitungen 14, 15. An der Bitleitung 10 sind Speicherzellen angeschlossen, die die zu speichernde Information nichtinvertiert speichern. An der Bitleitung 11 sind Speicherzellen angeschlossen, die die zu speichernde Information invertiert speichern.
• In Fig. 2 ist ein Ausschnitt aus den Bitleitungen 10, 11 mit jeweiligen Speicherzellen 101, 104 dargestellt. Eine Speicherzelle umfaßt einen Auswahltransistor 102, über dessen Drain-Source-Strecke ein Speicherkondensator 103 mit der Bitleitung 10 verbunden ist. Der Gateanschluß des Auswahltransistors 102 ist mit der Wortleitung 14 verbunden. Wenn die Wortleitung 14 aktiviert wird, wird der Transistor 102 durchgeschaltet und die im Kondensator 103 gespeicherte Ladungsmenge wird auf die Bitleitung 10 ausgegeben. Sämtliche andere Speicherzellen sind identisch aufgebaut. Die Speicherzelle 104 ist an eine andere Wortleitung 15 angeschlossen. Die Wortleitungen sind in Abhängigkeit von einer Adresse von einem Wortleitungsdecoder aktivierbar. Die Bitleitungen 10, 11 sind an einen Leseverstärker 12 angeschlossen.
• Aufgrund von Leckströmen verflüchtigt sich der im Kondensator 103 gespeicherte Ladungsinhalt. Daher ist in bestimmten Zeitabständen, z. B. je 64 ms (Millisekunden), für Wiederauffrischung der Speicherzelle zu sorgen. Beim Wiederauffrischen und auch beim Auslesen einer Speicherzelle laufen ähnliche Vorgänge ab. Anfangs ist das Potential der Bitleitungen 10, 11 ausgeglichen und liegt auf dem mittleren Pegel VBLEQ zwischen den einer logischen "1" und einer logischen "0" repräsentierenden eingeschwungenen, gesättigten Signalpegeln der Bitleitungen VBLH bzw. VBLL. Dann wird der Auswahltransistor einer zuzugreifenden Speicherzelle durch Anlegen eines aktiven Pegels an die Wortleitung aktiviert, und der im Speicherkondensator gespeicherte Ladungsinhalt lenkt die bis dahin vorliegenden symmetrischen Pegel der Bitleitungen leicht aus. Diese geringe Unsymmetrie wird vom Leseverstärker verstärkt. Aufgrund der kapazitiven Lasten und endlichen Verstärkung des Leseverstärkers dauert es eine gewisse Zeit, bis die Pegel der komplementären Bitleitungen 10, 11 ausreichend verstärkt ist. Darüber hinaus dauert es eine gewisse Zeitspanne, bis die vom Leseverstärker 12 verstärkten Pegel in die Speicherzelle 103 zurückgeschrieben sind (Write-Back-Zeit). Schließlich ist die Speicherzelle 101 wieder aufgefrischt bzw. der am Leseverstärker 12 anliegende Signalpegel kann zum Auslesen weitergeleitet werden. Anschließend wird die Wortleitung 14 wieder deaktiviert und auf Massepotential oder ein leicht negatives Potential gezogen. Die Bitleitungen werden wieder auf das Ausgleichspotential VBLEQ gebracht. Hierzu dient eine vom Precharge-Steuersignal PRCH gesteuerte Vorladeschaltung 16. Das Deaktivieren der Wortleitung und das Ausgleichen komplementärer Bitleitungen wird als Precharge-Vorgang bezeichnet. Einerseits darf der Precharge-Vorgang nicht zu früh eingeleitet werden, da in diesem Fall die Pegel nicht ausreichend verstärkt sind und die Speicherzelle nicht vollständig wieder aufgefrischt wird. Bei nachfolgenden Auslesevorgängen kann der falsche Datenwert ausgelesen werden. Andererseits sollte der Precharge-Vorgang nicht zu spät eingeleitet werden, da dann Arbeitsgeschwindigkeit verloren geht.
• Zur Bestimmung des möglichst optimalen Zeitpunkts für das Einleiten des Precharge-Vorgangs sind komplementäre Referenzbitleitungen 20, 21 vorgesehen. Diese sind an einen Referenzleseverstärker 22 angeschlossen. An die Referenzbitleitungen 20, 21 sind je ein Schalttransistor 25, 26 angeschlossen, über die an die erste Referenzbitleitung 20 das Ausgleichspotential VBLEQ anlegbar ist und an die zweite Referenzbegleitung 21 ein gegenüber dem Ausgleichspotential VBLEQ leicht versetztes Potential VBLEQ + ΔU. Zur Zuführung dieser Potentiale sind jeweilige Anschlüsse 23, 24 vorgesehen. Ein Spannungsgenerator zur Erzeugung des Potentials VBLEQ + ΔU ist in Fig. 3 dargestellt. Die Transistoren 25, 26 werden von dem den Precharge-Vorgang einleitenden Steuersignal PRCH gesteuert. Der gesättigte High-Pegel der Bitleitungen wird mit VBLH bezeichnet. Der gesättigte Low-Pegel der Bitleitungen wird mit VBLL bezeichnet. Das Ausgleichspotential VBLEQ liegt in der Mitte zwischen VBLH und VBLL. Das Potential VBLEQ + ΔU liegt leicht oberhalb dieser Mitte zum High-Potential VBLH hin orientiert. Der Spannungsversatz ΔU entspricht in etwa dem von einer Speicherzelle beim Auslesen auf die Bitleitung ausgegebenen Spannungspegel für eine logische "1".
• Am Ende des Precharge-Vorgangs werden die Transistoren 25, 26 abgeschaltet und der Referenzleseverstärker 22 wird aktiviert. Er verstärkt die durch den Spannungsversatz ΔU auf die Bitleitungen 20, 21 anfangs eingeführte Unsymmetrie. Die Bitleitung 21 wird daher in Richtung des Potentials VBLH verstärkt, die Bitleitung 20 in Richtung des Potentials VBLL. An die Bitleitung 21 ist ein als Vergleichseinrichtung dienender Differenzverstärker 27 angeschlossen. Der Minus-Eingang des Differenzverstärkers 27 ist mit der Bitleitung 21 verbunden. Der Plus-Eingang des Differenzverstärkers 27 wird vom Potential VBLH angesteuert. Der Differenzverstärker wird von der üblichen Versorgungsspannung VINT, GND betrieben. Der Differenzverstärker 27 verstärkt das von der Referenzbitleitung 21 zugeführte Signal um einen Verstärkungsfaktor, beispielsweise von 10. Das Ausgangssignal des Differenzverstärkers 27 wird gegebenenfalls in einem nachgeschalteten Komparator 28 nochmals verstärkt oder zur Berücksichtigung der Write-Back-Zeit entsprechend verzögert. Der Komparator vergleicht das Ausgangssignal des Differenzverstärkers 27 mit einem Referenzpotential VREF. Am Anschluß 29, ausgangsseitig am Komparator 28 liegt das Steuersignal VRDY vor, welches in die übergeordnete Steuerungseinrichtung 13 rückgekoppelt wird und dort die Erzeugung des Steuersignals PRCH für den Precharge-Vorgang veranlaßt. Der Komparator 28 schaltet dann, wenn der Pegel der Referenzbitleitung 21 soweit angestiegen ist, daß die Differenz dieses Pegels zum Potential VBLH den Quotienten VREF/Verstärkungsfaktor des Differenzverstärkers unterschreitet. Die Steuerungseinrichtung 13 ist eine State-Machine, welche in Abhängigkeit von zugeführten Steuerbefehlen CMD und in Abhängigkeit vom momentanen Betriebszustand ausgangsseitig eine Vielzahl von Steuersignalen erzeugt, um den Betrieb des Halbleiterspeichers zu steuern.
• Wie in Fig. 1 dargestellt, sind die Referenzbitleitungen 21, 22 kürzer ausgeführt, als die normalen Bitleitungen 10, 11 des Speicherzellenfeldes. Dadurch wird die durch den Eingang des Differenzverstärkers 27 an der Bitleitung 21 zusätzlich vorgesehene kapazitive Last ausgeglichen, so daß der Referenzleseverstärker 22 in etwa die gleiche kapazitive Belastung hat wie ein normaler Leseverstärker 12. Um die kapazitive Belastung der komplementären Referenzbitleitung 20, 21 untereinander auszugleichen, ist ein Kondensator 30 an die Referenzbitleitung 20 angeschlossen, der in etwa die Eingangskapazität des Differenzverstärkers 27 an der anderen Referenzbitleitung 21 ausgleicht.
• Das Paar Referenzbitleitungen 20, 21 und die zugehörigen Schaltungen sind mindestens ein Mal pro Speicherbank vorzusehen. Eine Speicherbank ist eine an sich unabhängig von anderen Speicherbänken selbständig funktionsfähige Einheit eines Halbleiterspeichers. Beispielsweise werden die Wortleitungen 14, 15 von einem Decoder aktiviert, der nur dieser Speicherbank zugeordnet ist. Wortleitungen anderer Speicherbänke werden unabhängig von den Wortleitungen dieser Speicherbank ausgewählt. Es ist aber ebenfalls möglich, die Referenzbitleitungen und zugeordneten Schaltungen auch innerhalb einer Speicherbank wiederholt anzuordnen und beispielsweise jedem Speichersegment zuzuordnen. Vorzugsweise liegen die Referenzbitleitungen am Rand einer Speicherbank bzw. eines Speichersegments, da dort das Zeitverhalten besonders kritisch ist.
• In Fig. 3 ist ein Spannungsgenerator dargestellt, um die am Anschluß 24 anliegende Spannung VBLEQ + ΔU zu erzeugen. Der Spannungsgenerator umfaßt wie herkömmlich einen Regelverstärker 247, auf den einerseits die zu erzeugende Spannung VBLEQ + ΔU rückgekoppelt wird und dem andererseits ein von einem Spannungsteiler 241 bereitgestelltes Signal zugeführt wird. Ausgangsseitig steuert der Regelverstärker 247 einen Transistor 248, der aus der internen Versorgungsspannung VINT das gewünschte Potential VLEQ + ΔU ableitet. Der Widerstandsteiler weist einen dem Bezugspotential GND zugewandten Widerstand 242 auf, dem über programmierbare Elemente 245, 246 weitere Widerstände 243, 244 parallel geschaltet sind. Die programmierbaren Elemente 245, 246 sind Schmelzsicherungen, die - wie im Ausführungsbeispiel dargestellt - im nicht programmierten Zustand leitend sind und im programmierten Zustand aufgetrennt werden und dann einen Leerlauf darstellen (Fuse). Es sind alternativ auch Antifuses verwendbar, die im nicht programmierten Zustand nicht leitend sind und im programmierten Zustand leitend sind.
• Während des Tests des Halbleiterspeichers werden herkömmlicherweise interne Verhältnisse, beispielsweise Versorgungsspannungen, variiert, um einen Vorhalt in Richtung von den im Normalbetrieb zu erwartenden ungünstigsten Betriebsbedingungen zu schaffen. Dann wird der Halbleiterspeicher auf korrekte Funktionalität getestet. Im Zusammenhang mit der Erfindung wird dabei die optimale Größe des Spannungsversatzes ΔU ermittelt. Dem entsprechend werden eine oder mehrere der Fuses 245, 246 programmiert. Die Einstellung von ΔU erfolgt einerseits so, daß der Precharge-Vorgang erst dann eingeleitet wird, wenn die Leseverstärker die gesättigten Bitleitungspegel VBLH, VBLL erreicht haben. Unter Berücksichtigung dieser Bedingung soll andererseits der Precharge-Vorgang möglichst frühzeitig eingeleitet werden.
• Zweckmäßigerweise liegt der Spannungsversatz ΔU auf Seite des Bitleitungs-High-Pegels VBLH. Der Differenzverstärker 27 prüft daher eine ausreichend stark entwickelte logische "1" auf der Referenzbitleitung 21 durch Vergleich mit dem Bitleitungs-High-Pegel VBLH. Da sich die logische "1" der Bitleitungen verglichen mit der logischen "0" langsamer entwickelt, wird hier die Bewertung zur Auslösung des Precharge-Vorgangs vom Worst-Case abhängig gemacht. Außerdem ist zu berücksichtigen, daß der Differenzverstärker 27 von der internen Versorgungsspannung VINT und Massepotential GND versorgt wird. Das Vergleichspotential VBLH liegt niedriger als VINT. Aus schaltungstechnischer Sicht ist ein solcher Vergleich relativ exakt durchführbar. Die Alternative, daß der Spannungsversatz ΔU auf Seite des Bitleitungs-Low-Potentials VBLL liegt, ist zwar prinzipiell denkbar. Ein vergleichbarer Differenzverstärker wäre allerdings aufwendiger zu realisieren oder würde eine unsicherere Schaltentscheidung liefern. Bezugszeichenliste 10, 11 Bitleitungen
  12 Leseverstärker
  13 Steuerungseinrichtung
  14, 15 Wortleitung
  16 Vorladeschaltung
  20, 21 Referenzbitleitungen
  22 Referenzleseverstärker
  23, 24 Referenzpotentialanschlüsse
  25, 26 Schalttransistoren
  27 Differenzverstärker
  28 Komparator
  29 Anschluß
  30 Kapazität
  101, 104 Speicherzellen
  102 Auswahltransistor
  103 Speicherkondensator
  241 Spannungsteiler
  242, 243, 244 Widerstände
  245, 246 Schmelzsicherungen
  247 Regelverstärker
  248 Transistor
  VINT Interne Versorgungsspannung
  GND Massepotential
  VREF Referenzpotential
  VBLH Bitleitungs-High-Potential
  VRDY Steuersignal
  CMD Befehle
  PRCH Precharge-Steuersignal
  VBLEQ, VBLEQ + ΔU Referenzpotentiale
  

Claims (8)

1. Halbleiterspeicher umfassend:
ein Speicherzellenfeld mit einer Vielzahl von Wortleitungen (14, 15) und einer Vielzahl von Bitleitungen (10, 11) und mit einer Vielzahl von Speicherzellen (101, 104), die an eine der Wortleitungen (14, 15) und eine der Bitleitungen (10) angeschlossen sind, wobei die Wortleitungen (14, 15) einen aktiven Pegel aufweisen, bei dem ein Zugriff auf Speicherzellen (101, 104) möglich ist, und einen nichtaktiven Pegel, bei dem ein Zugriff auf Speicherzellen (101, 104) nicht möglich ist;
eine Steuerungseinrichtung (13), um den Wortleitungen (14, 15) des Speicherzellenfeldes den nicht-aktiven Pegel zuzuweisen;
eine erste und eine zweite Referenzbitleitung (20, 21), die schaltbar mit je einem Anschluß (23, 24) für ein Referenzpotential (VBLEQ, VBLEQ + ΔU) verbunden sind;
eine Vergleichseinrichtung (27), die eingangsseitig an mindestens eine der Referenzbitleitungen (21) angeschlossen ist und die ausgangsseitig ein Steuersignal (VRDY) erzeugt, in Abhängigkeit dessen die Steuerungseinrichtung (13) veranlaßt wird, den nicht-aktiven Pegel an die Wortleitungen (14, 15) anzulegen.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (10, 11) paarweise angeordnet sind und je zwei Bitleitungen (10, 11) mit einem Leseverstärker (12) verbunden sind, und daß die erste und zweite Referenzbitleitung (20, 21) mit einem Referenzleseverstärker (22) verbunden sind.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die an die Referenzbitleitungen (20, 21) anlegbaren Referenzpotentiale (VBLEQ, VBLEQ + ΔU) verschieden sind.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Leseverstärker (12, 22) ausgebildet sind, komplementäre Bitleitungspegel zu erzeugen, daß ein erstes der Referenzpotentiale (VBLEQ) in der Mitte der komplementären Bitleitungspegel liegt und daß das zweite der Referenzpotentiale (VBLEQ + ΔU) einen geringeren Abstand zum höheren der komplementären Bitleitungspegel (VBLH) aufweist als das erste Referenzpotential (VBLEQ).

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß ein Anschluß (24) für das zweite Referenzpotential (VBLEQ + ΔU) an die zweite Referenzbitleitung (21) anschließbar ist, daß die Vergleichseinrichtung (27) eingangsseitig einen Anschluß (-) aufweist, der mit der zweiten Referenzbitleitung (21) verbunden ist, und eingangsseitig einen weiteren Anschluß (+) aufweist, der mit einem Anschluß für ein Vergleichspotential verbunden ist, das gleich dem höheren Bitleitungspegel (VBLH) ist.

6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß zweite Referenzpotential (VBLEQ + ΔU) durch einen Spannungsgenerator erzeugbar ist, dessen Ausgangsspannung in Abhängigkeit von programmierbaren Schmelzverbindungen (245, 246) einstellbar ist.

7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß Anschlüsse (23, 24) für die Referenzpotentiale (VBLEQ, VBLEQ + ΔU) über je einen Schalter (25, 26) an die Referenzbitleitungen (20, 21) gekoppelt sind, daß die Steuerungseinrichtung (13) ausgebildet ist, ein Signal (PRCH) zu erzeugen, um den nicht-aktiven Pegel an die Wortleitungen (14) anzulegen, und daß die Schalter (25, 26) in Abhängigkeit von diesem Signal (PRCH) steuerbar sind.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speicherzellen (101, 104) einen Auswahltransistor (102) und einen Speicherkondensator (103) umfassen, daß der Drain- Source-Pfad des Auswahltransistors (102) einerseits an eine der Bitleitungen (10) und andererseits an den Speicherkondensator (103) angeschlossen ist, und daß der Gate-Anschluß des Auswahltransistors (102) an eine der Wortleitungen (14) angeschlossen ist.