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Die
vorliegende Erfindung betrifft eine Schaltung zum Auffrischen von
Speicherzellen eines dynamischen Speichers mit einer Refresh-Steuerschaltung
zur Ansteuerung eines Speicherzellenfeldes zum Zugriff auf Speicherzellen
des dynamischen Speichers für
einen Auffrischungsvorgang. Die Erfindung betrifft weiterhin ein
Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers.
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Bei
integrierten dynamischen Speichern in Form vom DRAMs ist in Betriebszeiten,
in denen auf Speicherzellen nicht von außen zugegriffen wird, ein sogenannter
Refresh-Betrieb notwendig, um den Speicherzelleninhalt, der sich
beispielsweise durch Leckströme
des Speicherkondensators oder Auswahltransistors verflüchtigen
kann, aufzufrischen und somit dauerhaft zu erhalten. Im Refresh-Betrieb
werden die bewerteten und verstärkten
Datensignale von ausgewählten
Speicherzellen direkt in die betreffenden Speicherzellen zurück geschrieben.
Dies wird im allgemeinen durch eine Steuerungsschaltung gesteuert,
durch die außerdem
eine Refresh-Frequenz festgelegt wird, mit der eine jeweilige Auffrischung des
Speicherzelleninhalts erfolgt.
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Es
gibt mehrere Möglichkeiten,
den Inhalt von Speicherzellen aufzufrischen. Zum einen wird während eines
Normalbetriebs des Speichers zur Durchführung von Lese- oder Schreiboperationen bereits
mit der Aktivierung einer Wortleitung des Speichers und mit anschließendem Schließen der Wortleitung
die aus den betreffenden Speicherzellen ausgelesene Information
in Leseverstärkern
bewertet und verstärkt,
wobei die bewertete und verstärkte Information
in die Speicherzellen zurückgeschrieben und
auf diesem Wege aufgefrischt wird (normaler sogenannter Activate-Precharge-Zyklus).
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Desweiteren
werden vom Speicher-Controller sogenannte Auto-Refresh-Befehle an den Speicher gesendet,
die jeweils eine Befehlsabfolge zur Aktivierung einer zur Auffrischung
anstehenden Reihe auslösen.
Welche der Reihen zur Auffrischung ansteht, wird beispielsweise
durch einen sogenannten Refresh-Zähler festgelegt,
der nacheinander die Reihen des dynamischen Speichers beispielsweise
in sequentieller Folge ihrer Adressen adressiert. Ein solcher Auffrischungsvorgang
erfolgt oftmals parallel in allen Speicherbänken des Speichers, indem gleichzeitig
in jeder Speicherbank jeweils eine Reihe aktiviert und wieder geschlossen
wird. Weist eine Speicherbank beispielsweise 4096 Reihen auf, sendet
der den Speicher ansteuernde Speicher-Controller beispielsweise
alle 64 ms/4096 (die Datenerhaltungszeit beträgt 64 ms) einen Auto-Refresh-Befehl an den Speicher.
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Der
Speicher kann zum Zwecke der Datenerhaltung in einen sogenannten
Selbst-Refresh-Modus eintreten, in dem ein Refresh-Zähler periodisch ähnlich einem
zuvor beschriebenen Auto-Refresh-Befehl eine
Befehlsabfolge zur Aktivierung und zum Schließen einer Reihe des Speichers
intern anstößt. Damit können die
Daten von Speicherzellen auch ohne externen Auto-Refresh-Befehl eines Speicher-Controllers
regelmäßig aufgefrischt
werden.
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Ein
Speicher-Controller, der die Zugriffe auf den dynamischen Speicher
steuert, hat unter anderem die Aufgabe, dafür Sorge zu tragen, daß keine der
Reihen des Speichers länger
als die maximale spezifizierte Datenerhaltungszeit, beispielsweise
64 ms, sich in nicht aktiviertem Zustand befindet. Im einfachsten
Fall wird vom Speicher-Controller zwischen den normalen Lese- und
Schreiboperationen im Mittel alle 15,6 μs (= 64 ms/4096) ein Auto-Refresh-Befehl
eingestreut. In diesem Fall spricht man von verteilten Refreshes
(sogenannter Distributed Refresh), die nur dann abgesetzt werden
können,
wenn sich der Speicher nicht in einem Lese- oder Schreibmodus befindet.
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Nachteilig
bei dieser Art des Distributed Refresh ist insbesondere, daß es nicht
möglich
ist festzulegen, wann ein Distributed Refresh erfolgen soll, da
die Zeitpunkte von der Zugriffsauslastung abhängen. Eine hohe Zugriffsauslastung
während
Lese- und Schreiboperationen des Speichers würde aber andererseits bedeuten,
daß während des
aktiven Betriebs ohnehin eine Vielzahl von Reihen geöffnet und wieder
geschlossen wird, so daß bereits
bei den üblichen
Lese- und Schreiboperationen eine Auffrischung der Informationen
erfolgt. Hierbei werden die Auto-Refresh-Befehle vorsorglich in
regelmäßiger Abfolge
unterstützend
an den Speicher gesendet, wobei hierbei auch eine Datenstromunterbrechung von
normalen Lese- und Schreiboperationen auftritt.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltung
und ein Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers
anzugeben, die es ermöglichen,
daß bei Betrieb
des Speichers in einem Datenverarbeitungssystem die Anzahl und damit
die Frequenz der Speicherauffrischungen weitgehend reduziert wird.
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Diese
Aufgabe wird durch eine Schaltung zum Auffrischen von Speicherzellen
eines dynamischen Speichers gemäß Patentanspruch
1 und durch ein Verfahren zum Auffrischen von Speicherzellen eines
dynamischen Speichers gemäß Patentanspruch 9
gelöst.
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Die
erfindungsgemäße Schaltung
zum Auffrischen von Speicherzellen eines dynamischen Speichers weist
neben einer Refresh-Steuerschaltung
zur Ansteuerung eines Speicherzellenfeldes zum Zugriff auf Speicherzellen
des dynamischen Speichers für
einen Auffrischungsvorgang eine Speicherschaltung auf, die wenigstens
einer der Speicherzellen zugeordnet ist, zum Speichern einer Zeitinformation
bezüglich
eines letzten zurückliegenden Zugriffs
auf die zugeordnete Speicherzelle während des Betriebs des Speichers.
Die Speicherschaltung weist ein Register zur Speicherung eines Registerbits
auf, das in Abhängigkeit
der in der Speicherschaltung gespeicherten Zeitinformation gesetzt
wird und von der Refresh-Steuerschaltung auslesbar ist. Die Refresh-Steuerschaltung
ruft die in der Speicherschaltung gespeicherte Zeitinformation im
Betrieb des Speichers ab und greift auf das Speicherzellenfeld derart
zu, daß die
der Speicherschaltung zugeordnete Speicherzelle in Abhängigkeit
der Zeitinformation aufgefrischt wird.
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Gemäß der Erfindung
wird also im Betrieb des Speichers eine Zeitinformation bezüglich eines letzten
zurückliegenden
Zugriffs auf wenigstens eine der Speicherzellen dieser zugeordnet
und gespeichert, wobei zur Steuerung eines Auffrischungsvorgangs
einer der Speicherzellen im Betrieb des Speichers die jeweils zugeordnete
Zeitinformation anhand des Registerbits ausgewertet wird und der
Auffrischungsvorgang in Abhängigkeit
der Zeitinformation durchgeführt
wird. Damit ist es beispielsweise für einen Speicher-Controller
möglich
festzustellen, wann eine Speicherzelle oder eine Einheit von Speicherzellen
beispielsweise in Form einer Reihe zum letzten Mal aktiviert wurde,
so daß in
Abhängigkeit davon
der nächste
Auffrischungsvorgang eingeleitet werden kann. Damit ist es ermöglicht,
im Betrieb des Speichers die Anzahl und damit die Frequenz der Speicherauffrischungen
an die maximale vom Hersteller garantierte Datenerhaltungszeit der
Speicherzellen flexibel anzupassen und damit weitgehend auf ein
Minimum zu reduzieren.
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Gemäß einer
vorteilhaften Ausführungsform der
Erfindung ist die Speicherschaltung einer von mehreren Einheiten
von Speicherzellen des dynamischen Speichers, beispielsweise einer
Reihe des Speichers, zugeordnet, wobei mit den Einheiten von Speicherzellen
jeweils mehrere der Speicherzellen auswählbar sind. Die Refresh-Steuerschaltung
greift dabei auf das Speicherzellenfeld derart zu, daß die Speicherzellen
der der Speicherschaltung zugeordneten Einheit von Speicherzellen
in Abhängigkeit
der in der Speicherschaltung gespeicherten Zeitinformation aufgefrischt
werden.
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Die
Schaltung zur Auffrischung von Speicherzellen eines dynamischen
Speichers gemäß der Erfindung
kann beispielsweise in der Refresh-Steuerung des dynamischen Speichers
selbst oder in einer Refresh-Steuerung des den Speicher ansteuernden Speicher-Controllers
eingesetzt werden. Auch verteilte Anordnungen von jeweiligen Teilschaltungen auf
dem Speicher-Controller
und auf dem dynamischen Speicher sind möglich, die in der erfindungsgemäßen Weise
zum Auffrischen von Speicherzellen des dynamischen Speichers zusammenwirken.
Weiterhin ist denkbar, einen eigenen Baustein für die erfindungsgemäße Schaltung
vorzusehen, der etwa auf einem Speichermodul vorgesehen wird.
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Weitere
vorteilhafte Aus- und Weiterbildungen der vorliegenden Erfindung
sind in Unteransprüchen
angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
zur vorliegenden Erfindung darstellen, näher erläutert.
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1 zeigt eine Ausführungsform
einer Schaltung zum Auffrischen von Speicherzellen eines DRAM gemäß der Erfindung,
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2 zeigt eine Ausführungsform
einer Teilschaltung einer Schaltung zum Auffrischen von Speicherzellen
eines DRAM gemäß der Erfindung,
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3 zeigt eine schematische Übersicht
einer Speicherbank eines DRAM mit einer Speicherschaltung gemäß der Erfindung.
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In 1 ist eine Ausführungsform
einer Schaltung zum Auffrischen von Speicherzellen eines DRAM gemäß der Erfindung gezeigt.
Der Speicher weist ein Speicherzellenfeld 1 auf, das in
mehrere gleichartige Speicherbänke 11 bis 14 unterteilt
ist. Hierbei sind die Speicherzellen MC entlang von Wortleitungen
WL (Reihen) und Bitleitungen BL (Spalten) angeordnet. Die Speicherzellen
MC sind in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet
und beinhalten jeweils einen Speicherkondensator, der über einen
Auswahltransistor mit einer der Bitleitungen verbunden ist. Hierbei
sind aus Übersichtlichkeitsgründen der
Auswahltransistor und der Speicherkondensator einer jeweiligen Speicherzelle MC
in 1 nicht dargestellt.
Zur Auswahl einer der Speicherzellen MC wird der jeweilige Auswahltransistor
durch eine aktivierte Wortleitung WL leitend geschaltet, wodurch
im Anschluß ein
Auslesen oder Schreiben eines Datensignals der ausgewählten Speicherzelle
mittels eines in 1 ebenfalls
nicht darstellten Leseverstärkers
erfolgen kann. Das Datensignal der ausgewählten Speicherzelle liegt an der
betreffenden Bitleitung BL an und wird von dem Leseverstärker bewertet
und verstärkt.
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Für einen
Auffrischungsvorgang werden die vom jeweiligen Leseverstärker bewerteten
und verstärkten
Datensignale direkt in die betreffenden Speicherzellen MC zurückgeschrieben.
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Hierzu
ist eine Refresh-Steuerschaltung vorgesehen, wie im weiteren Verlauf
noch näher
beschrieben. Insbesondere durch die jeweils erforderliche Aktivierung
von Leseverstärkern
ist während
eines Auffrischungsvorgangs eine Stromaufnahme notwendig, die mit
der Refresh-Frequenz korreliert. Im Interesse einer möglichst
geringen Stromaufnahme ist es daher Ziel, die Zeitdauer zwischen
zwei Auffrischungszyklen möglichst
groß zu
bemessen, so daß die
Refresh-Frequenz möglichst
klein ist. Dabei ist die maximal erzielbare Datenerhaltungszeit
der Speicherzellen ausschlaggebend für die Bestimmung der Zeitdauer,
die zwischen zwei Refresh-Zyklen benötigt wird. Diese ist insbesondere
durch Leckströme
im Speicherkondensator und/oder Auswahltransistor beeinflußt, die
mit zunehmenden Speichertemperaturen ansteigen.
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Weiterhin
ist gemäß 1 ein Speicherbereich 20 mit
Speicherschaltungen 2 vorgesehen, die jeweils einer der
Wortleitungen WL des Speichers zugeordnet sind. In den Speicherschaltungen 2,
deren Aufbau insbesondere anhand von 2 noch
näher erläutert wird,
wird eine Zeitinformation bezüglich
eines letzten zurückliegenden
Zugriffs auf die zugeordnete Reihe des Speichers gespeichert. Insbesondere enthält die Speicherschaltung 2 ein
in 1 nicht dargestelltes
Zählerregister
zum Speichern einer Bitinformation, mit der die Zeitinformation
gespeichert wird. Weiterhin ist gemäß der Ausführungsform nach 1 ein Oszillator 5 vorgesehen,
der mit dem jeweiligen Zählerregister
der Speicherschaltung 2 verbunden ist, zum Inkrementieren
oder Dekrementieren des Zählerregisters
mit einer definierten Taktrate.
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Eine
Zugriffssteuerung 3 dient zur Ansteuerung jeder der Speicherbänke 11 bis 14 des
Speicherzellenfeldes 1 zum Zugriff auf Speicherzellen MC.
Weiterhin ist ein Befehlsdecoder 6 vorgesehen, mit dem
Befehlssequenzen, beispielsweise von einem Speicher-Controller,
für Lese-
und Schreiboperationen des Speichers und auch insbesondere Auto-Refresh-Befehle
AR empfangen werden, wobei mit einem Auto-Refresh-Befehl eine Befehlssequenz zur
Durchführung
eines sogenannten Distributed Refresh vom Befehlsdecoder 6 ausgelöst wird.
Vom Befehlsdecoder 6 wird auch eine Auswahlschaltung 4 in Form
eines Refresh-Zählers
angesteuert, um die für einen
nächsten
Auffrischungsvorgang anstehende Reihe auszuwählen. In dem Refresh-Zähler ist hierzu die Reihenadresse
der als nächstes
für einen
Auffrischungsvorgang auszuwählenden
Reihe gespeichert. Zum Inkrementieren oder Dekrementieren der im
Refresh-Zähler
der Auswahlschaltung 4 gespeicherten Reihenadresse wird
diese durch einen Oszillator 7 angesteuert. Zum Aktivieren
einer Reihe für
einen Auffrischungsvorgang wird von der Zugriffssteuerung 3 ein
Aktivierungsbefehl ACT zum Öffnen
der Reihe und zum Auslesen der Speicherzellen entlang dieser Reihe
an jede Speicherbank gesendet. Das Schließen einer ausgewählten Reihe
erfolgt durch einen Vorladungsbefehl PRE.
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In 2 ist eine Ausführungsform
einer Teilschaltung der Schaltung gemäß 1 in detaillierterer Ansicht gezeigt.
Die Speicherschaltung 2 ist in Form eines Registers mit
beispielsweise 16 Bits 2-0 bis 2-15 ausgeführt, in
dem die Zeitinformation TI bezüglich
eines letzten zurückliegenden
Zugriffs auf die zugeordnete Reihe des Speichers gespeichert wird. Weiterhin
weist die Speicherschaltung 2 ein Register zur Speicherung
eines Registerbits 2-F auf, das in Abhängigkeit der mit den Bits 2-0 bis 2-15 gespeicherten
Zeitinformationen TI gesetzt wird und von der erfindungsgemäßen Refresh-Steuerschaltung auslesbar
ist. Das Register mit den Bits 2-0 bis 2-15 der Speicherschaltung 2 ist
in Form eines Zählerregisters ausgeführt, das
von dem Oszillator 5 zum Inkrementieren oder Dekrementieren
der in dem Zählerregister gespeicherten
Zeitinformation TI mit einer definierten Taktrate angesteuert wird.
Hierbei ist die Taktrate des Oszillator 5 durch ein Trimmsignal
TRM2 von extern einstellbar.
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In
Zusammenschau mit 1 wird
damit erfindungsgemäß für den Fall,
daß jede
der Speicherbänke 11 bis 14 4096
Reihen aufweist, ein 4·4096·(16+1)=(256+16)kb
großer
Speicherbereich 20 reserviert, um für jede Reihe des Speichers
individuell eine Zeitinformation bezüglich eines letzten zurückliegenden
Zugriffs auf die jeweilige Reihe zu erfassen und zu speichern. Hierbei
kann das Register zur Speicherung der Bits 2-0 bis 2-15 wie
ein Binärzähler betrieben
werden. Ferner können
alle Speicherschaltungen 2 des Speicherbereichs 20 gleichzeitig
und parallel beispielsweise um den Schritt 1 inkrementiert
oder dekrementiert werden. Jede der Speicherschaltungen 2 kann
bei Aktivierung der jeweiligen zugeordneten Reihe individuell zurückgesetzt
werden.
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Weiterhin
ist gemäß der Ausführungsform nach 2 ein Grenzwertspeicher 8 zur
Speicherung eines Grenzwerts GW vor gesehen, der beispielsweise in
Form eines PROM ausgeführt
ist. Der Grenzwertspeicher 8 ist durch ein Trimmsignal
TRM1 von extern mit einem definierten Wert programmierbar. Eine
Vergleichsschaltung 9 ist mit dem Grenzwertspeicher 8 und
mit der Speicherschaltung 2 verbunden, um die in der Speicherschaltung 2 gespeicherte
Zeitinformation TI mit dem Grenzwert GW des Grenzwertspeichers 8 zu
vergleichen. Die Vergleichsschaltung 9 stellt ein Ausgangssignal
S zur Verfügung,
das in Abhängigkeit
des Vergleichs zwischen der Zeitinformation TI und dem Grenzwert
GW aktiviert wird. In Abhängigkeit
des Zustands des Ausgangssignals S wird das Registerbit 2-F gesetzt,
welches von der Refresh-Steuerschaltung gemäß der Erfindung abrufbar ist.
Diese löst
einen Auffrischungsvorgang aus, wenn die Zeitinformation TI den
zeitlichen Grenzwert GW erreicht hat, wodurch das Registerbit 2-F gesetzt
wird.
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Im
Betrieb der erfindungsgemäßen Schaltung
zum Auffrischen von Speicherzellen wird die Speicherschaltung 2 bei
der Initialisierung mittels des Signals SET beispielsweise derart
vorbelegt, daß alle Bits 2-0 bis 2-15 auf "1" gesetzt werden. Ebenso werden bei einem
individuellen Zugriff auf die zugeordnete Reihe des Speichers alle
entsprechenden 16 Bits 2-0 bis 2-15 beispielsweise
auf "1" gesetzt. Damit wird
die Speicherschaltung 2 bei jedem Zugriff auf die zugeordnete
Reihe mit einem Anfangswert vorbelegt, kann alternativ dazu aber
auch auf einen Anfangswert zurückgesetzt
werden. Nach einem Zugriff auf die zugeordnete Reihe wird die in
der Speicherschaltung 2 gespeicherte Zeitinformation TI
vom Oszillator 5 schrittweise inkrementiert oder dekrementiert,
je nach Anfangswert, wobei im Falle, daß der Grenzwert GW erreicht
wird, die zugeordnete Reihe aufgefrischt wird. Die Speicherschaltung 2 wird
dabei beispielsweise jeweils um den Schritt 1 inkrementiert oder
dekrementiert. Vorteilhaft wäre
in diesem Zusammenhang ein auf 1 ms getrimmter Oszillator 5,
da in diesem Fall die Zeitinformation TI direkt die Zeiteinheit
Millisekunden anzeigt. Dies wäre
vor allem dann vorteilhaft, wenn die Bits 2-0 bis 2-15 direkt
beispielsweise für
Analyse zwecke ausgelesen werden. Damit könnte das 16 Bit breite Register
eine Zeitspanne von 65535 ms darstellen, so daß eine Datenerhaltungszeit
bis 65 sec erfaßt
werden kann. Nach dem Dekrementieren wird bei einem Zugriff auf
die zugeordnete Reihe beispielsweise durch den PRE-Befehl jedes der
Bits 2-0 bis 2-15 wiederum mit dem Wert "1" belegt, so daß wieder der Maximalwert 65535
eingestellt ist.
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Alternativ
dazu wäre
es auch möglich,
mit den Bits 2-0 bis 2-15 bei einer voreingestellten Schwelle
zu starten, beispielsweise bei 64 ms, 256 ms oder 1024 ms, so daß individuelle
Startwerte in der Speicherschaltung 2 gespeichert werden.
Diese Schwellwerte könnten
beispielsweise in einem sogenannten Frontend-Testbetrieb während des
Tests des Speichers durch feste Programmierung der höher- oder
niederwertigsten Bits der Speicherschaltung 2 voreingestellt
werden. Hierzu würden
die entsprechenden Bits der Speicherschaltung 2 dauerhaft mit "0" bzw. "1" vorbelegt
werden, beispielweise mittels Durchtrennen einer Fuse oder dergleichen.
Das Registerbit 2-F würde
dann mit einem Wert gesetzt werden, wenn die als Binärzähler fungierende
Speicherschaltung 2 auf Null heruntergezählt hat.
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Die
Schaltung gemäß 2 weist weiterhin eine Temperatursensorschaltung 10 auf
zur Detektion einer Temperatur des dynamischen Speichers. Hierbei
ist die Taktrate des Oszillators 5 durch ein Steuersignal
T der Temperatursensorschaltung 10 in Abhängigkeit
der Temperatur des Speichers einstellbar. Weiterhin ist zusätzlich oder
alternativ dazu auch der Grenzwertspeicher 8 durch das
Steuersignal T der Temperatursensorschaltung 10 ansteuerbar,
um den im Grenzwertspeicher 8 programmierbaren Wert in
Abhängigkeit
der Temperatur des Speichers einzustellen. Damit ist vorteilhaft
ermöglicht,
die Abhängigkeit
der Datenerhaltungszeit von der Speichertemperatur zu berücksichtigen.
Weiterhin wäre
es prinzipiell möglich,
die Taktrate des Oszillators 7 gemäß 1 temperaturabhängig zu regeln. Auch wäre prinzipiell eine
temperaturabhängige Vorbelegung
der Speicherschaltung 2 mit einem temperaturabhängigen Anfangswert
denkbar.
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Wie
bereits oben näher
beschrieben, kann beispielsweise während der Fertigung die maximale Datenerhaltungszeit
(Retention-Time) im Frontend-Testbetrieb für jeden Speicher, jeden Speicherbereich
oder auch jede Speicherreihe festgestellt werden. Die jeweiligen
Speicherschaltungen 2 mit der zugehörigen Auswerteschaltung können, wie
beispielsweise in 2 dargestellt,
Baustein-spezifisch eingestellt werden, sei es durch Trimmen der
Taktrate des Oszillators 5 mittels des Signals TRM2, durch Trimmen
der Taktrate des Oszillators 7 gemäß 1 mittels des Signals TRM3, durch Trimmen
des Grenzwertspeichers 8 mittels des Signals TRM1, oder
durch Setzen von individuellen Anfangs-Schwellwerten innerhalb der
Speicherschaltung 2. Die jeweiligen Trimmsignale könnten beispielsweise
auch mit Programmierung von elektrischen Fuses eingestellt werden,
so daß sogar
eine Veränderung
der Trimmsignale während
des Betriebs des Speichers in der Applikation prinzipiell ermöglicht ist,
beispielsweise wenn sich die Datenerhaltungszeit über die
Betriebsdauer des Speichers verschlechtern sollte. Damit könnte erreicht
werden, daß das
Registerbit 2-F entsprechend früher gesetzt wird.
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In 3 ist beispielhaft eine
schematische Übersicht
der Speicherbank 11 eines DRAM gemäß 1 gezeigt, bei der die einzelnen Speicherschaltungen
mit den Bits 2-0 bis 2-15 und dem Registerbit 2-F in
einem eigenen Speicherbereich 11-1 angeordnet sind. Die
Speicherzellen MC zur Speicherung der Datensignale des Speichers
für Lese-
und Schreiboperationen sind in dem Speicherbereich 11-2 angeordnet.
Gemäß einem
Zahlenbeispiel umfaßt
der Speicherbereich 11-1 (mit 4096 Reihen innerhalb der Speicherbank 11)
eine Größe von 16 × 4096 Bit.
Zusätzlich
sind 4096 Registerbits 2-F vorgesehen.
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- 1
- Speicherzellenfeld
- 2
- Speicherschaltung
- 3
- Zugriffssteuerung
- 4
- Auswahlschaltung
mit Refresh-Zähler
- 5
- Oszillator
- 6
- Befehlsdecoder
- 7
- Oszillator
- 8
- Grenzwertspeicher
- 9
- Vergleichsschaltung
- 10
- Temperatursensorschaltung
- 11–14
- Speicherbank
- 2-0
bis 2-15
- Bit
- 2-F
- Registerbit
- 11-1,
11-2
- Speicherbereich
- 20
- Speicherbereich
- S
- Ausgangssignal
- T
- Steuersignal
- TRM1–TRM3
- Trimmsignal
- GW
- Grenzwert
- TI
- Zeitinformation
- SET
- Signal
- WL
- Wortleitungen
(Reihen)
- BL
- Bitleitungen
(Spalten)
- MC
- Speicherzellen
- ACT
- Aktivierungsbefehl
- PRE
- Vorladungsbefehl
- AR
- Auto-Refresh-Befehl