DE102005030372A1

DE102005030372A1 - Vorrichtung und Verfahren zur Regelung der Schwellspannung eines Transistors, insbesondere eines Transistors eines Leseverstärkers eines Halbleiter- Speicherbauelements

Info

Publication number: DE102005030372A1
Application number: DE102005030372A
Authority: DE
Inventors: Jens Egerer; Helmut Schneider; Rainer Bartenschlager
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-06-29
Filing date: 2005-06-29
Publication date: 2007-01-04
Also published as: US7425861B2; US20070008796A1

Abstract

Die Erfindung betrifft ein Verfahren und eine Vorrichtung (100) zur Regelung der Schwellspannung (Vth) eines Transistors (130, 131), wobei die Vorrichtung eine Einrichtung (101, 110, 114) aufweist zum Ändern einer an einem Bulk-Anschluss des Transistors (130, 131) angelegten Spannung (pwell_nflo), derart, dass die Schwellspannung (Vth) des Transistors (130, 131) zumindest in einem ersten Temperaturbereich (B) im Wesentlichen temperaturunabhängig ist.

Description

Die Erfindung betrifft eine Vorrichtung und ein Verfahren zur Regelung der Schwellspannung eines Transistors, insbesondere Feldeffekttransistors, beispielsweise eines Transistors eines Leseverstärkers eines Halbleiter-Speicherbauelements.

Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PRLs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).

Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.

Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z.B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z.B. eines Read/Write-Signals) an einen Schreib-/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen, Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog.

DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.

Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen – in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen (gleichmäßig in mehrere Zellfelder unterteilten) Matrix bzw. einem rechteckförmigen (gleichmäßig in mehrere Zellfelder unterteiltem) Array angeordnet.

Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multi-bank chip") – statt eines einzigen Arrays – mehrere, z.B. vier – im wesentlichen rechteckförmige – Einzel-Arrays vorgesehen sein (sog. „memory banks").

Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Array zugeordnete – (und durch die Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.

Dies führt dazu, dass die in den der entsprechenden Wortleitung zugeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier") ausgelesen werden („aktivierter Zustand" der Wortleitung).

Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read-(RD-) bzw. Write-(WT-)Befehl) – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten von dem bzw. den entsprechenden – der durch die Spalten-Adresse („Column-Address") spezifizierten Bitleitung zugeordneten – Leseverstärker(n) („sense amplifier") entsprechend ausgegeben werden (oder – umgekehrt – die Daten in die entsprechenden Speicherzellen eingelesen werden).

Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z.B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.

Die o.g. Leseverstärker sind jeweils in einem – zwischen zwei Zellfeldern liegenden – Leseverstärker-Bereich angeordnet, wobei – aus Platzgründen – ein- und derselbe Leseverstärker jeweils zwei verschiedenen Zellfeldern zugeordnet sein kann (nämlich den beiden jeweils direkt an den entsprechenden Leseverstärker-Bereich angrenzenden Zellfeldern) (sog. „shared sense amplifier" bzw, geteilte Leseverstärker).

Je nachdem, ob gerade Daten aus dem links, oder rechts neben dem jeweiligen Leseverstärker liegenden Zellfeld ausgelesen werden sollen (oder dem oberhalb, oder unterhalb des jeweiligen Leseverstärkers liegenden Zellfeld), wird der entsprechende Leseverstärker mittels entsprechender Schalter zu dem entsprechenden Zellfeld (insbesondere zu der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) zugeschaltet (bzw. elektrisch mit dem entsprechenden Zellfeld, insbesondere der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung verbunden), oder von dem entsprechenden Zellfeld (bzw. der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) abgeschaltet (bzw. elektrisch von dem entsprechenden Zellfeld (bzw. der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) getrennt).

Die Schwellspannung (Vth) von Transistoren, insbesondere von Feldeffekttransistoren – und damit auch die Schwellspannungen von in Leseverstärkern verwendeten Feldeffekttransistoren – sind temperaturabhängig.

Bei Feldeffekttransistoren mit relativ niedriger Schwellspannung (Vth) kann der Schwankungsbereich der Schwellspannung in der gleichen Größenordnung liegen, wie die Schwellspannung selbst.

Die Schwellspannung (Vth) bestimmt – auf wesentliche Weise – das Verhalten eines Feldeffekttransistors in einer Schaltung. Ein Grund hierfür ist z.B., dass Feldeffekttransistoren häufig im eingeschalteten Bereich betrieben werden sollen, bei welchem die Gate-Source-Spannung (Vgs) größer sein muss; als die Schwellspannung (Vth), bzw. häufig auch im Sättigungsbereich (bei welchem die Drain-Source-Spannung (Vds) größer sein muss, als die Sättigungsspannung (Vdsat) (mit Vdsat = Vgs – Vth)).

Deshalb wäre es wünschenswert, wenn die Schwellspannung (Vth) – anders als oben angegeben – temperatur-unabhängig oder weitgehend temperatur-unabhängig wäre.

Bei bestimmten Schaltungen, insbesondere z.B. bei in den o.g. Leseverstärkern verwendeten Feldeffekttransistoren tritt das Problem auf, dass sichergestellt sein muss, dass auch bei relativ hohen Temperaturen die jeweilige Transistor-Schwellspannung (Vth) einen Mindestwert nicht unterschreitet (z.B., um das Auftreten von Leckströmen zu vermeiden). Dies birgt die Gefahr, dass – umgekehrt – bei relativ niedrigen Temperaturen die Schwellspannung (Vth) so hoch wird, dass die Funktionsfähigkeit der jeweiligen Schaltung nicht mehr sichergestellt ist.

Die Erfindung hat zur Aufgabe, eine neuartige Vorrichtung zur Regelung der Schwellspannung eines Transistors zur Verfügung zu stellen, sowie ein neuartiges Verfahren zur Regelung der Schwellspannung eines Transistors, insbesondere eine Vorrichtung und ein Verfahren, bei denen – im Vergleich zum Stand der Technik – die Temperaturabhängigkeit der Transistor-Schwellspannung vermindert ist.

Die Erfindung erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 17.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß einem ersten Aspekt der Erfindung wird eine Vorrichtung zur Regelung der Schwellspannung (Vth) eines Transistors bereitgestellt, wobei die Vorrichtung eine Einrichtung aufweist zum Ändern einer an einem Bulk-Anschluss des Transistors angelegten Spannung.

Vorteilhaft ist die Einrichtung so ausgestaltet, dass durch das Ändern der an dem Bulk-Anschluss des Transistors angelegten Spannung (insbesondere durch Ändern der an dem Bulk-Anschluss angelegten Spannung in Abhängigkeit von der Temperatur) die Schwellspannung (Vth) des Transistors – zumindest in einem ersten Temperaturbereich – im wesentlichen temperaturunabhängig ist.

Anders ausgedrückt werden durch Temperaturschwankungen hervorgerufene Änderungen der Schwellspannung durch – gegenläufige – auf dem „Bulk-Effekt" beruhende Änderungen der Schwellspannung kompensiert; dadurch wird erreicht, dass sich der Transistor insgesamt deutlich weniger temperaturabhängig verhält, als ohne Regelung der Schwellspannung (Vth).

Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Regelung der Schwellspannung (Vth) eines Transistors zur Verfügung gestellt, wobei das Verfahren den Schritt aufweist:
Ändern einer an einem Bulk-Anschluss des Transistors angelegten Spannung derart, dass die Schwellspannung (Vth) des Transistors zumindest in einem ersten Temperaturbereich im wesentlichen temperaturunabhängig ist.

Bevorzugt weist das Verfahren zusätzlich den Schritt auf: Vergleichen einer Gate-Source-Spannung eines als Diode geschalteten Transistors mit einer Referenzspannung.

Besonders bevorzugt weist das Verfahren zusätzlich den Schritt auf: Aktivieren oder Deaktivieren einer Ladungspumpe, abhängig vom Ergebnis des Vergleichs der Gate-Source-Spannung mit der Referenzspannung.

Vorteilhaft ist zusätzlich der folgende Schritt vorgesehen: Ändern einer an einem Bulk-Anschluss des als Diode geschalteten Transistors angelegten Spannung durch die Ladungspumpe.

Bevorzugt wird durch die Ladungspumpe zugleich die an dem Bulk-Anschluss des – auf konstante Schwellspannung – zu regelnden Transistors angelegte Spannung geändert.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements mit mehreren Arrays, sowie einer Speicherbauelement-Steuereinrichtung;
2 eine schematische Detail-Darstellung des Aufbaus eines Abschnitts eines der Arrays des in 1 gezeigten Halbleiter-Speicherbauelements;
3 eine schematische Darstellung einer bei dem in 1 und 2 gezeigten Halbleiter-Speicherbauelement verwendeten Schwellspannungs-Regelschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
4 eine schematische Darstellung der bei Verwendung der in 3 gezeigten Schwellspannungs-Regelschaltung bei verschiedenen Temperaturen T sich ergebenden Schwellspannung Vth, im Vergleich zu sich ohne Schwellspannungs-Regelschaltung ergebenden Schwellspannungen Vth, sowie der bei verschiedenen Temperaturen T sich ergebenden Bulk-Anschluss-Spannung pwell_nflo.
In 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer – zentralen – Speicherbauelement-Steuereinrichtung 5 („Controller") gezeigt.
Bei dem Halbleiter-Speicherbauelement 1 kann es sich z.B. um ein – auf CMOS-Technologie beruhendes – Tabellenspeicher-Bauelement handeln, z.B. ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher).
Beim Halbleiter-Speicherbauelement 1 können – nach Eingabe einer entsprechenden Adresse (z.B. durch die Speicherbauelement-Steuereinrichtung 5) – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
Die Adresse kann in mehreren, z.B. zwei aufeinanderfolgenden Schritten eingegeben werden (z.B. zunächst eine Zeilen-Adresse („Row-Address") – und ggf. Teile einer Spalten-Adresse („Column-Address") (und/oder ggf. weitere Adress-Teile, oder Teile hiervon) -, und dann die Spalten-Adresse („Column-Address") (bzw. die übrigen Teile der Spalten-Adresse („Column-Address"), und/oder – erst jetzt – die o.g. weiteren Adress-Teile (bzw. die übrigen Teile hiervon)).
Durch Anlegen eines entsprechenden Steuer-Signals (z.B. eines Read/Write-Signals) – z.B. durch die Speicherbauelement-Steuereinrichtung 5 – kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort, wie im folgenden noch genauer erläutert wird, in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen, wobei die beim Auslesen der Daten erzeugten Signale von entsprechenden Leseverstärkern verstärkt werden.
Jede Speicherzelle besteht z.B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
Wie aus 1 hervorgeht, ist jeweils eine bestimmte Anzahl von Speicherzellen – jeweils in mehreren Zeilen und Spalten nebeneinanderliegend – jeweils in einem rechteckförmigen bzw. quadratischen Array („memory bank") 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z.B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. gespeichert werden können.
Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z.B, vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und – im wesentlichen unabhängig voneinander durch die o.g. Speicherbauelement-Steuereinrichtung 5 gesteuerte – Speicherzellen- Arrays 3a, 3b, 3c, 3d (hier: die memory banks 0 – 3) auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z.B. 128 MBit, 256 MBit, 512 MBit, bzw. 1024 MBit (bzw. 1 GBit) für das Halbleiter-Speicherbauelement 1 ergibt.
Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
Die o.g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene) Adresse enthält – als Teil der o.g. weiteren Adress-Teile – eine entsprechende Anzahl (hier z.B. zwei) Bits („Array-Auswahl-Bits" bzw. „bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Array 3a, 3b, 3c, 3d anzusprechen.
Wie im folgenden noch genauer erläutert wird, sind die o.g. Speicherzellen in den Arrays 3a, 3b, 3c, 3d jeweils in entsprechenden – senkrecht übereinander bzw. waagrecht nebeneinander liegenden – Zellfeldern bzw. Zellfeld-Bereichen 7a, 7b, 7c, 7d („cell field regions") liegend angeordnet (vgl. z.B. die in 2 beispielhaft gezeigten Zellfeld-Bereiche 7a, 7b, 7c, 7d, sowie eine Vielzahl weiterer, bei der Darstellung gemäß 2 rechts bzw. links, und oberhalb bzw. unterhalb der Zellfeld-Bereiche 7a, 7b, 7c, 7d liegende – hier nicht dargestellte – Zellfeld-Bereiche).
Die Zellfeld-Bereiche 7a, 7b, 7c, 7d sind jeweils im wesentlichen identisch aufgebaut, im wesentlichen rechteckförmig (oder z.B. quadratisch) ausgestaltet, und weisen jeweils eine bestimmte Anzahl von – jeweils in mehreren Zeilen und Spalten nebeneinanderliegenden – Speicherzellen auf.
Zwischen je zwei Zellfeldern 7a, 7b, 7c, 7d (bzw. – bei der Darstellung gemäß 2 – jeweils links bzw. rechts eines Zellfelds 7a, 7b, 7c, 7d) befinden sich jeweils – hier ebenfalls im wesentlichen jeweils rechteckförmige – Leseverstärker-Bereiche 10a, 10b, 10c, 10d, 10e, 10f (und – zwischen den Leseverstärker-Bereichen 10a, 10b, 10c, 10d, 10e, 10f – entsprechende Segment-Treiber-Bereiche 8a, 8b, 8c, 8d).
In jedem der Leseverstärker-Bereiche 10a, 10b, 10c, 10d, 10e, 10f sind jeweils eine Vielzahl von Leseverstärkern („.sense amplifier") angeordnet, wobei die entsprechenden Leseverstärker (bzw. genauer: die in den jeweils zwischen zwei verschiedenen Zellfeldern 7a, 7b, 7c, 7d liegenden Leseverstärker-Bereichen 10a, 10b, 10c, 10d, 10e, 10f angeordneten Leseverstärker) jeweils zwei verschiedenen Zellfeldern 7a, 7b, 7c, 7d zugeordnet sind (nämlich den jeweils direkt an den entsprechenden Leseverstärker-Bereich z.B. den Leseverstärker-Bereich 10b – angrenzenden Zellfeldern 7a, 7b, etc.) – bei den vorliegenden Ausführungsbeispielen werden also sog. „shared sense amplifier" bzw. „geteilte Leseverstärker" verwendet.
Um die Temperaturabhängigkeit der Schwellspannung (Vth) eines oder mehrerer in einem oder mehreren der o.g. Leseverstärker verwendeter Transistoren, insbesondere Feldeffekttransistoren (hier: entsprechender MOSFET-Transistoren (z.B. der in 3 beispielhaft gezeigten n-Kanal-MOSFET-Transistoren 130, 131 (Transistoren N5, N4))) zu vermindern, wird beim vorliegenden Ausführungsbeispiel die im folgenden anhand von 3 im Detail erläuterte Schwellspannungs-Regelschaltung 100 verwendet.
Die in 3 gezeigte Schwellspannungs-Regelschaltung 100 (oder eine entsprechend ähnlich wie die Schwellspannungs-Regelschaltung 100 aufgebaute und/oder wirkende Schwellspannungs-Regelschaltung) kann alternativ statt für einen oder mehrere in den o.g. Leseverstärkern verwendete Feldeffekttransistoren auch für einen oder mehrere Feldeffekttransistoren beliebiger andersartiger Leseverstärker verwendet werden, und/oder für einen oder mehrere Feldeffekttransistoren, insbesondere MOSFET-Transistoren beliebiger anderer Schaltungen, für die die Temperaturabhängigkeit der Schwellspannung (Vth) entsprechend gemindert werden soll.
Insbesondere kann die Schwellspannungs-Regelschaltung 100 für einen oder mehrere Feldeffekttransistoren verwendet werden, bei denen die Substrat- bzw. Bulk-Anschlüsse jeweils als elektrisch isolierte lokale, nicht mit einem globalen Substrat-Anschluss des jeweiligen Bauelements verbundene Anschlüsse ausgestaltet sind.
Der Schwellspannungs-Regelschaltung 100 liegt – wie aus 3 hervorgeht – eine Brückenschaltung zugrunde, die einen – als Diode, insbesondere MOS-Diode geschalteten – Transistor 101 aufweist (hier: einen n-Kanal-MOSFET-Transistor N0).
Der n-Kanal-MOSFET-Transistor 101 weist – entsprechend wie herkömmliche n-Kanal-MOSFET-Transistoren – vier verschiedene Anschlüsse auf, und zwar einen Drain-, einen Source-, einen Gate-, und einen Substrat- bzw. Bulk-Anschluss.
Der Gate-Anschluss des n-Kanal-MOSFET-Transistors 101 ist über eine Leitung 103 mit dem Drain-Anschluss des n-Kanal-MOSFET-Transistors 101 verbunden. Der Gate-Anschluss und der Drain-Anschluss des n-Kanal-MOSFET-Transistors 101 sind über eine Leitung 104 an einen Widerstand 111 (Widerstand R0) angeschlossen, und über eine Leitung 102 an einen Minus-Eingang eines Komparators 110, sodass die zwischen dem Gate- Anschluss und dem Source-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung Vgs (hier: die Spannung fb_nflo) dem Minus-Eingang des Komparators 110 zugeführt wird.
Der Widerstand 111 ist über eine Leitung 105, und eine mit dieser verbundenen Leitung 106 mit einer – im wesentlichen konstanten – Versorgungsspannung (hier: vblh) verbunden.
Wie aus 3 weiter hervorgeht, wird die o.g. – an der Leitung 106 anliegende – Versorgungsspannung vblh über eine Leitung 107 einem aus einem Widerstand 112 (Widerstand R1), und einem mit dem Widerstand 112 über eine Leitung 108 verbundenen Widerstand 113 (Widerstand R2) gebildeten Spannungsteiler zugeführt.
Die zwischen den Widerständen 112, 113 anliegende Spannung (Referenzspannung fb_ref) wird über eine Leitung 109 einem Plus-Eingang des Komparators 110 zugeführt.
Der Ausgang des Komparators 110 ist über eine Leitung 122 an den Eingang einer Ladungspumpe 114 angeschlossen.
Der Ausgang der Ladungspumpe 114 ist über eine Leitung 123, und eine mit dieser verbundene Leitung 124 mit dem Bulk- bzw. Substrat-Anschluss des n-Kanal-MOSFET-Transistors 101 verbunden.
Zusätzlich hierzu ist der Ausgang der Ladungspumpe 114 über die o.g. Leitung 123, und eine Leitung 125 mit dem Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 130 verbunden (bei dem – wie oben erläutert – die Temperaturabhängigkeit der Schwellspannung (Vth) vermindert werden soll), und – über die o.g. Leitung 123, und eine Leitung 126 – mit dem Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 131 (bei dem ebenfalls – wie oben erläutert – die Temperaturabhängigkeit der Schwellspannung (Vth) vermindert werden soll) (und/oder – wie oben erläutert – mit einem oder mehrere weiteren Substrat- bzw. Bulk-Anschlüssen von einem oder mehreren weiteren Transistoren, bei denen die Schwellspannung (Vth) geregelt werden soll).
Wie aus 3 weiter hervorgeht, ist der Widerstand 113 (bzw. der o.g., durch die Widerstände 113 und 112 gebildete Spannungsteiler) über eine Leitung 120 an Masse angeschlossen.
Entsprechend ähnlich ist auch der Source-Anschluss des n-Kanal-MOSFET-Transistors 101 an Masse angeschlossen (hier: über eine Leitung 121).
Im Komparator 110 wird die zwischen den Widerständen 112, 113 anliegende, über die Leitung 109 dem Plus-Eingang des Komparators 110 zugeführte Referenzspannung fb_ref mit der zwischen dem Gate-Anschluss und dem Source-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegenden, über die Leitung 102 dem Minus-Eingang des Komparators 110 zugeführten Spannung fb_nflo verglichen.
Ist die an der Leitung 109 anliegende Spannung fb_nflo kleiner als die an der Leitung 108 anliegende Spannung fb_ref, wird vom Komparator 110 an dessen Ausgang (d.h. der o.g. Leitung 122) ein logisch hohes Signal („1") ausgegeben.
Ist demgegenüber die an der Leitung 109 anliegende Spannung fb_nflo größer als die an der Leitung 108 anliegende Spannung fb_ref, wird vom Komparator 110 an dessen Ausgang (d.h. der o.g. Leitung 122) ein logisch niedriges Signal („0") ausgegeben.
Liegt an der Leitung 122 (d.h. am Eingang der Ladungspumpe 114) das o.g. logisch hohe Signal („1") an, wird die Ladungspumpe 114 aktiviert, und somit – über die o.g. Leitungen 123, 124 (und 125, 126) – eine am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung (Spannung pwell nflo) – und gleichzeitig eine am Substrat- bzw. Bulk-Anschluss der n-Kanal-MOSFET-Transistoren 130, 131 anliegende Spannung – durch die von der Ladungspumpe 114 gelieferte Ladung solange zu immer negativeren Spannungen hin gepumpt, bis – aufgrund des hierdurch bewirkten Anwachsens der Gate-Source-Spannung fb_nflo des n-Kanal-MOSFET-Transistors 101 – die dem Minus-Eingang des Komparators 110 zugeführte Spannung fb_nflo etwas größer ist, als die dem Plus-Eingang des Komparators 110 zugeführte Referenzspannung fb_ref.
Aufgrund des dann vom Komparator 110 an der Leitung 122 (d.h. am Eingang der Ladungspumpe 114) ausgegebenen logisch niedrigen Signals („0") wird die Ladungspumpe 114 deaktiviert (d.h. keine weitere Ladung von der Ladungspumpe 114 zum Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 gepumpt).
Die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung (Spannung pwell_nflo) – und damit gleichzeitig die am Substrat- bzw. Bulk-Anschluss der n-Kanal-MOSFET-Transistoren 130, 131 anliegende Spannung – wird dann langsam wieder gegen 0V gezogen (z.B. durch einen – hier nicht gezeigten, zusätzlich vorgesehenen – hochohmigen Transistor, und/oder durch Schaltaktivitäten an den o.g., angeschlossenen Transistoren, etc.).
Dies führt dazu, dass die Gate-Source-Spannung fb_nflo des n-Kanal-MOSFET-Transistors 101 wieder absinkt, sodass – wenn die dem Minus-Eingang des Komparators 110 zugeführte Spannung fb_nflo kleiner wird, als die dem Plus-Eingang des Komparators 110 zugeführte Referenzspannung fb_ref – von dem Komparator 110 an der Leitung 122 (d.h. am Eingang der Ladungspumpe 114) erneut ein logisch hohes Signal („1") ausgegeben, die Ladungspumpe 114 aktiviert, und somit – über die o.g. Leitungen 123, 124, 125, 126 – die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung pwell_nflo – und gleichzeitig die am Substrat- bzw. Bulk-Anschluss der n-Kanal-MOSFET-Transistoren 130, 131 anliegende Spannung – durch die Ladungspumpe 114 zu einer negativeren Spannung hin gepumpt wird, etc.
Die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung pwell_nflo wird also derart geregelt, dass die Gate-Source-Spannung fb_nflo des n-Kanal-MOSFET-Transistors 101 stets ungefähr gleich der Referenzspannung fb_ref ist.
Durch das auf die o.g. Weise veranlasste Aktivieren und Deaktivieren der Ladungspumpe 114 wird erreicht, dass die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung pwell_nflo – wie oben beschrieben – entsprechende negative Werte annimmt, und zugleich verhindert, dass die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung pwell_nflo positiv werden kann.
Dadurch kann sichergestellt werden, dass die von dem n-Kanal-MOSFET-Transistor 101 gebildete Diode nicht ungewollt (durch eine zu hohe positive Spannung am Substrat- bzw. Bulk-Anschluss) in einen durchgeschalteten Zustand gebracht wird.
Durch die in 3 gezeigte Schwellspannungs-Regelschaltung 100 wird erreicht, dass – im wesentlichen unabhängig von der Temperatur T – die Schwellspannung Vth der von der Schwellspannungs-Regelschaltung 100 gesteuerten Transistoren (hier: die n-Kanal-MOSFET-Transistoren 130, 131) im wesentlichen konstant gehalten wird (nämlich nahe bei einem vorgegebenen Wunsch-Wert für die Schwellspannung Vth,soll):
Bei einem auf die oben beschriebene Weise als Diode geschalteten n-Kanal-MOSFET-Transistor 101 ist die Gate-Source-Spannung Vgs (hier: die Spannung fb_nflo) ungefähr gleich der Schwellspannung Vth.
Je höher die Temperatur T ist, desto niedriger ist – aufgrund der Temperaturabhängigkeit der Schwellspannung Vth des Transistors 101, und wie in 4 dargestellt – der Wert, auf den hin auf die oben beschriebene Weise die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung pwell_nflo (und damit die den Substrat- bzw. Bulk-Anschlüssen der n-Kanal-MOSFET-Transistoren 130, 131 zugeführte Bulk-Spannung) geregelt wird.
Umgekehrt ist – wie ebenfalls in 4 dargestellt ist – der Wert, auf den hin auf die oben beschriebene Weise die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung pwell_nflo (und damit die den Substrat- bzw. Bulk-Anschlüssen der n-Kanal-MOSFET-Transistoren 130, 131 zugeführte Bulk-Spannung) geregelt wird, umso höher, je niedriger die Temperatur T ist.
Mit Hilfe der Schwellspannungs-Regelschaltung 100 wird also die den Substrat- bzw. Bulk-Anschlüssen der n-Kanal-MOSFET-Transistoren 130, 131 zugeführte Bulk-Spannung – unter Ausnutzung des „Bulk-Effekts" – so eingestellt, dass die Schwellspannung Vth über die Temperatur konstant gehalten wird. Anders ausgedrückt werden durch Temperaturschwankungen hervorgerufene Änderungen der Schwellspannung Vth durch – gegenläufige – auf dem „Bulk-Effekt" beruhende Änderungen der Schwellspannung kompensiert (vgl. auch den in 4 dargestellten Temperatur-Bereich B).
Nur dann, wenn wie ebenfalls in 4 dargestellt die Temperatur T unter eine Temperatur T0 absinkt, ab der zur Erreichung des o.g. Schwellspannungs-Wunsch-Werts Vth,soll – hier aus Sicherheitsgründen unerwünschte – positive Werte der am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegenden Spannung pwell_nflo erforderlich wären, steigt die sich für die n-Kanal-MOSFET-Transistoren 130, 131 ergebende Schwellspannung Vth über den o.g. Schwellspannungs-Wunsch-Wert Vth,soll (vgl. auch den in 4 dargestellten Temperatur-Bereich A).
Beim vorliegenden Ausführungsbeispiel sind die Widerstandwerte der den o.g. Spannungsteiler bildenden Widerstände 112, 113 im bzw. vor dem Betrieb (aber nach der Herstellung des o.g. Halbleiter-Speicherbauelements 1) stufenweise variabel einstellbar ausgestaltet:
Je höher der Wert eines (z.B. in einem Set-up-Mode des Halbleiter-Speicherbauelements 1) in das Halbleiter-Speicherbauelement 1 eingegebenen – hier z.B. 4 Bit breiten – Steuersignals TM_WB_Vref (vgl. 3), desto höher der Widerstandswert des Widerstands 112, und desto geringer der Widerstandswert des Widerstands 113 (oder umgekehrt).
Dadurch kann die Höhe der o.g. – durch den durch die Widerstände 112, 113 gebildeten Spannungsteiler bereitgestellten – Referenzspannung fb_ref eingestellt werden (insbesondere so, dass diese ungefähr dem o.g. vorgegebenen Wunsch-Wert für die Schwellspannung Vth,soll entspricht, bzw. der Gate-Source-Spannung Vgs).
Vorteilhaft werden die Widerstandswerte der Widerstände 112, 113 so eingestellt, dass für die o.g. Temperatur T0 (und damit auch Temperaturen oberhalb der Temperatur T0) (d.h. bei dem in 4 gezeigten Temperatur-Bereich B) durch die in 3 gezeigte Schwellspannungs-Regelschaltung 100 die am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegende Spannung pwell_nflo so geregelt wird, dass die sich für die Transistoren 130, 131 ergebende Schwellspannung Vth dem o.g. Schwellspannungs-Wunsch-Wert Vth,soll entspricht, und bei der Temperatur T0 der Wert der am Substrat- bzw. Bulk-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegenden Spannung pwell_nflo ungefähr gleich Null ist (wobei die Temperatur T0 unterhalb der für das Halbleiter-Speicherbauelement 1 minimal zulässigen Temperatur liegt).
Der o.g. Schwellspannungs-Wunsch-Wert Vth,soll wird bei der Charakterisierung der Transistoren 130, 131 üblicherweise für eine bestimmte Größe des Drain-Source-Stroms angegeben.
Beim vorliegenden Ausführungsbeispiel ist – entsprechend ähnlich wie bei den den o.g. Spannungsteiler bildenden Widerständen 112, 113 – auch der Widerstandswert des in Reihe zu dem n-Kanal-MOSFET-Transistor 101 geschalteten Widerstands 111 im bzw. vor dem Betrieb (aber nach der Herstellung des o.g. Halbleiter-Speicherbauelements 1) stufenweise variabel einstellbar ausgestaltet:
Je höher der Wert eines (z.B. in einem Set-up-Mode des Halbleiter-Speicherbauelements 1) in das Halbleiter-Speicherbauelement 1 eingegebenen – hier z.B. 3 Bit breiten – Steuersignals TM_WB_I (vgl. 3), desto höher der Widerstandswert des Widerstands 111 (oder umgekehrt).
Dadurch kann die Höhe des durch den Widerstand 111, und den n-Kanal-MOSFET-Transistor 113 fließenden Stroms eingestellt werden (insbesondere z.B. so, dass dieser ungefähr der Größe des zur Charakterisierung der Transistoren 130, 131 verwendeten Drain-Source-Stroms entspricht).
Dadurch können durch Technologieschwankungen hervorgerufene Ungenauigkeiten ausgeglichen werden; alternativ oder zusätzlich können – durch bewusste Änderung des Widerstandswerts des Widerstands 111 – auch entsprechende Test- oder Analyseverfahren durchgeführt werden (z.B. zur Überprüfung der Robustheit der Schaltung, etc.).
Bei einer – hier nicht dargestellten – Variante der in 3 gezeigten Schwellspannungs-Regelschaltung 100 ist – anders als in 3 gezeigt – der Gate-Anschluss des n-Kanal-MOSFET-Transistors 101 nicht mit dem Drain-Anschluss des n-Kanal-MOSFET-Transistors 101 verbunden, sondern – stattdessen – über eine hier nicht dargestellte Leitung mit einer – im wesentlichen konstanten – Spannung Vconst.
Die Höhe der am Gate-Anschluss des n-Kanal-MOSFET-Transistors 101 anliegenden Konstant-Spannung Vconst ist so gewählt, dass sie dem o.g. vorgegebenen Wunsch-Wert für die Schwellspannung Vth,soll entspricht. In diesem Fall wird dann vom Komparator 110 – statt der Gate-Source-Spannung Vgs – die Drain-Source-Spannung Vds (Spannung an der Leitung 102) mit einer Referenzspannung fb_ref (Spannung an der Leitung 109) verglichen, und die Differenz zwischen der Referenzspannung fb_ref und der Drain-Source-Spannung Vds über die durch den Komparator 110, die Ladungspumpe 114, und den n-Kanal-MOSFET-Transistor 101 gebildete Regelschaltung gegen Null geführt.

1: Halbleiter-Speicherbauelement
3a: Speicherzellen-Matrix
3b: Speicherzellen-Matrix
3c: Speicherzellen-Matrix
3d: Speicherzellen-Matrix
4: Steuerleitungs-Datenbus
4a: Steuerleitung
4b: Steuerleitung
4c: Steuerleitung
4d: Steuerleitung
5: Speicherbauelement-Steuereinrichtung
7a: Zellfeld-Bereich
7b: Zellfeld-Bereich
7c: Zellfeld-Bereich
7d: Zellfeld-Bereich
8a: Segment-Treiber-Bereich
8b: Segment-Treiber-Bereich
8c: Segment-Treiber-Bereich
8d: Segment-Treiber-Bereich
10a: Leseverstärker-Bereich
10b: Leseverstärker-Bereich
10c: Leseverstärker-Bereich
10d: Leseverstärker-Bereich
10e: Leseverstärker-Bereich
10f: Leseverstärker-Bereich
13: Orientierungs-Richtung der Bitleitungen
12: Orientierungs-Richtung der Wortleitungen
100: Schwellspannungs-Regelschaltung
101: n-Kanal-MOSFET-Transistor
102: Leitung
103: Leitung
104: Leitung
105: Leitung
106: Leitung
107: Leitung
108: Leitung
109: Leitung
110: Komparator
111: Widerstand
112: Widerstand
113: Widerstand
114: Ladungspumpe
120: Leitung
121: Leitung
122: Leitung
123: Leitung
124: Leitung
125: Leitung
126: Leitung
130: n-Kanal-MOSFET-Transistor
131: n-Kanal-MOSFET-Transistor

Claims

Vorrichtung (100) zur Regelung der Schwellspannung (Vth) eines Transistors (130, 131), dadurch gekennzeichnet, dass die Vorrichtung eine Einrichtung (101, 110, 114) aufweist zum Andern einer an einem Bulk-Anschluss des Transistors (130, 131) angelegten Spannung (pwell_nflo).
Vorrichtung (100) nach Anspruch 1, bei welcher die Einrichtung (101, 110, 114) so ausgestaltet ist, dass durch das Ändern der an dem Bulk-Anschluss des Transistors (130; 131) angelegten Spannung (pwell_nflo) die Schwellspannung (Vth) des Transistors (130, 131) zumindest in einem ersten Temperaturbereich (B) temperaturunabhängig ist.
Vorrichtung (100) nach Anspruch 1 oder 2, bei welcher die Einrichtung (101, 110, 114) einen als Diode geschalteten Transistor (101) aufweist.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei welcher die Einrichtung (101, 110, 114) einen Komparator (110) aufweist.
Vorrichtung (100) nach Anspruch 4, bei welcher die Einrichtung (101, 110, 114) eine vom Komparator (110) angesteuerte Ladungspumpe (114) aufweist.
Vorrichtung (100) nach Anspruch 4 oder 5, bei welcher der Komparator (110) so ausgestaltet ist, dass durch ihn eine Gate-Source-Spannung (fb_nflo) des als Diode geschalteten Transistors (110) mit einer Referenzspannung (fb_ref) verglichen wird.
Vorrichtung (100) nach Anspruch 6, bei welcher der Komparator (110) so ausgestaltet ist, dass abhängig vom Ergebnis des Vergleichs der Gate-Source-Spannung (fb_nflo) mit der Referenzspannung (fb_ref) die Ladungspumpe (114) aktiviert oder deaktiviert wird.
Vorrichtung (100) nach Anspruch 5, 6 oder 7, bei welcher durch die Ladungspumpe (114) eine an einem Bulk-Anschluss des als Diode geschalteten Transistors (101) angelegte Spannung (pwell_nflo) geändert wird.
Vorrichtung (100) nach Anspruch 8, bei welcher durch die Ladungspumpe (114) zugleich die an dem Bulk-Anschluss des Transistors (130, 131) angelegte Spannung (pwell_nflo) geändert wird.
Vorrichtung (100) nach einem der Ansprüche 2 bis 9, bei welcher die Schwellspannung (Vth) des Transistors (130, 131) in einem zweiten Temperaturbereich (A) temperaturabhängig bleibt.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei welcher der Transistor (130, 131) ein Feldeffekttransistor ist.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei welcher der Transistor (130, 131) ein Transistor eines Leseverstärkers eines Halbleiter-Speicherbauelements ist.
Vorrichtung (100) nach einem der Ansprüche 3 bis 12, bei welcher der als Diode geschaltete Transistor (101) ein Feldeffekttransistor ist.
Vorrichtung (100) nach Anspruch 1 oder 2, bei welcher die Einrichtung (101, 110, 114) einen Transistor aufweist, an dessen Gate-Anschluss eine Konstant-Spannung (Vconst) anliegt.
Vorrichtung (100) nach Anspruch 14, bei welcher die Höhe der Konstant-Spannung (Vconst) in etwa der gewünschten Höhe der Schwellspannung (Vth) entspricht.
Vorrichtung (100) nach Anspruch 14 oder 15, bei welcher die Einrichtung (101, 110, 114) einen Komparator (110) aufweist, welcher so ausgestaltet ist, dass durch ihn eine Drain-Source-Spannung (fb_nflo) des Transistors, an dessen Gate-Anschluss die Konstant-Spannung (Vconst) anliegt, mit einer Referenzspannung (fb_ref) verglichen wird.
Verfahren zur Regelung der Schwellspannung (Vth) eines Transistors (130, 131), dadurch gekennzeichnet, dass das Verfahren den Schritt aufweist: Ändern einer an einem Bulk-Anschluss des Transistors (130, 131) angelegten Spannung (pwell_nflo) derart, dass die Schwellspannung (Vth) des Transistors (130, 131) zumindest in einem ersten Temperaturbereich (8) im wesentlichen temperaturunabhängig ist.
Verfahren nach Anspruch 17, welches zusätzlich den Schritt aufweist: Vergleichen einer Gate-Source-Spannung (fb_nflo) eines als Diode geschalteten Transistors (110) mit einer Referenzspannung (fb_ref).
Verfahren nach Anspruch 18, welches zusätzlich den Schritt aufweist: Aktivieren oder Deaktivieren einer Ladungspumpe (114), abhängig vom Ergebnis des Vergleichs der Gate-Source-Spannung (fb_nflo) mit der Referenzspannung (fb_ref).
Verfahren nach Anspruch 19, welches zusätzlich den Schritt aufweist: Ändern einer an einem Bulk-Anschluss des als Diode geschalteten Transistors (101) angelegten Spannung (pwell_nflo) durch die Ladungspumpe (114).
Verfahren nach Anspruch 20, bei welchem durch die Ladungspumpe (114) zugleich die an dem Bulk-Anschluss des Transistors (130, 131) angelegte Spannung (pwell_nflo) geändert wird.
Verfahren nach Anspruch 21, bei welchem zur Regelung der Schwellspannung (Vth) eines weiteren Transistors (130, 131) durch die Ladungspumpe (114) zugleich eine an einem Bulk-Anschluss des weiteren Transistors (130, 131) angelegte Spannung (pwell_nflo) geändert wird.