DE69427214T2

DE69427214T2 - Halbleiterspeicheranordnung mit Spannung-Erhöhungsschaltung

Info

Publication number: DE69427214T2
Application number: DE69427214T
Authority: DE
Inventors: Tetsuya Kaneko; Takashi Ohsawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-10
Filing date: 1994-09-07
Publication date: 2001-10-11
Anticipated expiration: 2014-09-08
Also published as: EP0643393A2; US5828611A; EP0643393A3; US6069828A; JPH07130175A; EP0643393B1; DE69427214D1; US5689461A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer Bitleitungs- Ausgleichsschaltung, die ein Paar von Bitleitungen auf vorbestimmte Potentialpegel lädt und die Potentiale der Bitleitungen miteinander ausgleicht, bevor Daten aus einer Speicherzelle gelesen werden. Insbesondere betrifft sie eine Halbleiterspeichervorrichtung, die folgendes aufweist:
eine erste und eine zweite Bitleitung;
eine Verstärkungsspannungs-Erzeugungsschaltung (17) zum Erzeugen einer verstärkten Spannung (Vint) mit einem Spannungspegel, der höher als ein Spannungspegel einer Energieversorgungsspannung (Vcc) ist, die zu ihrem Eingang zugeführt wird; und
eine Lade/Ausgleichsschaltung, die auf ein Lade/Ausgleichs-Steuersignal zum Laden der ersten und der zweiten Bitleitung mit einer Ladespannung und zum Ausgleichen der ersten und der zweiten Bitleitung auf den gleichen ausgeglichenen Spannungspegel antwortet.
Eine solche Halbleiterspeichervorrichtung ist in GB-A-2 118 795 offenbart. Jedoch offenbart diese Entgegenhaltung nicht, wie die verstärkte Spannung erzeugt wird.
EP-A-0 092 809 offenbart eine Schaltung zum selektiven bmschalten einer verstärkten Spannung, die in einer Verstärkungsspannungs-Erzeugungsschaltung konstant erzeugt wird, um das Problem einer Verzögerung der verstärkten Spannung zu lösen. Diese Entgegenhaltung offenbart jedoch keinerlei technische Idee eines Verwendens einer verstärkten Spannung, die konstant erzeugt wird, um zu einem Lade/Ausgleichs- Steuersignal zugeführt zu werden, oder schlägt eine solche Idee vor.
EP-A-0 535 325 offenbart eine Schaltung zum Zuführen einer konstant verstärkten Spannung zu einer Wortleitung. Diese Entgegenhaltung offenbart jedoch nicht die Verwendung einer konstant verstärkten Spannung, damit sie zu einem Lade/Ausgleichs-Steuersignal zugeführt wird.
In einem dynamischen Direktzugriffsspeicher (DRAM) wird eine Ausgleichsoperation durchgeführt, bevor Daten aus einer Speicherzelle ausgelesen werden. Die Ausgleichsoperation ist eine Operation zum Laden eines Paars von Bitleitungen auf vorbestimmte Potentialpegel und zum darauffolgenden Ausgleichen der Potentialpegel miteinander. In einem normalen Fall wird die Ausgleichsoperation mittels einer Bitleitungs- Ausgleichsschaltung durchgeführt, die aus N-Kanal-MOS- Transistoren hergestellt ist.
Fig. 1 ist ein Schaltungsdiagramm, das die periphere Schaltungskonfiguration einer in einem herkömmlichen DRAM verwendeten Bitleitungs-Ausgleichsschaltung zeigt. (Die Bitleitungs-Ausgleichsschaltung wird hierin nachfolgend einfach "Ausgleichsschaltung" genannt werden.) Gemäß Fig. 1 ist eine Ausgleichsschaltung 14 aus drei N-Kanal-MOS-Transistoren 11, 12 und 13 hergestellt und ist zwischen einem Paar von Bitleitungen BL und BL angeschlossen. Eine Leseverstärkerschaltung 15 zum Erfassen von Daten ist auch an die Bitleitungen angeschlossen.
In der Ausgleichsschaltung 14 werden zwei MOS-Transistoren 11 und 12 in Antwort auf ein Ausgleichs-Steuersignal φEQL eingeschaltet, und die Bitleitungen BL und werden gemäß einem Vorladepotential VBL vorgeladen. In Antwort auf das Ausgleichs-Steuersignal φEQL wird auch der MOS-Transistor 13 eingeschaltet. Da die Bitleitungen BL und durch den MOS- Transistor 13 im EIN-Zustand miteinander kurzgeschlossen sind, werden die Potentiale der Bitleitungen BL und miteinander ausgeglichen. Nachdem die Ausgleichsschaltung 14 das Potential der Bitleitungen auf diese Weise einstellt, werden Daten aus einer Speicherzelle (nicht gezeigt) ausgelesen. Die Potentialdifferenz, die zwischen den Bitleitungen BL und erzeugt wird, wenn die Daten ausgelesen werden, wird durch die Leseverstärkerschaltung 15 verstärkt, um die Daten zu erfassen.
Beim herkömmlichen Stand der Technik wird ein Signal, dessen, Pegel gleich demjenigen einer von außen angelegten Energieversorgungsspannung ist, als das zur Ausgleichsschaltung 14 zugeführte Ausgleichs-Steuersignal φEQL verwendet.
Alternativ dazu wird ein Signal, dessen Pegel durch eine bekannte Urladeschaltung temporär bis zu einem Pegel angehoben wird, der höher als derjenige der von außen angelegten Energieversorgungsspannung ist, als das Ausgleichs-Steuersignal φEQL verwendet. Der Grund, warum der Spannungspegel des Ausgleichs-Steuersignals φEQL mittels der Urladeschaltung angehoben werden muß, besteht darin, daß dann, wenn dieser Spannungspegel niedrig ist, eine Potentialdifferenz zwischen dem Source und dem Drain jedes der N-Kanal-MOS-Transistoren 11, 12 und 13 erzeugt wird, und diese Potentialdifferenz nicht zuläßt, daß die Bitleitung auf einen vorbestimmten Potentialpegel VBL vorgeladen wird.
Fig. 2 ist ein Schaltungsdiagramm, das die periphere Schaltungskonfiguration einer Ausgleichsschaltung eines weiteren herkömmlichen DRAM zeigt. Dieser DRAM ist ein sogenannter gemeinsam genutzter Leseverstärkertyp, wobei eine Leseverstärkerschaltung 15 durch zwei Bitleitungspaare (BL1, ) und (BL2, ) gemeinsam genutzt wird. Bei diesem Typ von DRAM sind Umschaltschaltungen 18a und 18b zwischen den Bitleitungspaaren und der Leseverstärkerschaltung 15 ausgebildet, um die Bitleitungspaare von der Leseverstärkerschaltung 15 zu trennen. Jede der Umschaltschaltungen 18a und 18b ist aus zwei N-Kanal-MOS- Transistoren 19 und 20 hergestellt, und die Gates dieser MOS- Transistoren 19 und 20 werden durch Umschalt-Steuersignale 4P1 und φP2 gesteuert.
Die Umschaltungschaltungen 18a und 18b arbeiten selektiv, wenn die Potentialdifferenz zwischen den gepaarten Bitleitungen durch die Leseverstärkerschaltung 15 für eine Datenerfassung verstärkt wird. Wenn die Potentialdifferenz zwischen dem Bitleitungspaar BL1 und verstärkt wird, werden die zwei MOS-Transistoren 19 und 20 der Umschaltschaltung 18a durch das Umschaltsteuersignal φT1 eingeschaltet. Gleichermaßen werden dann, wenn die Potentialdifferenz zwischen dem Bitleitungspaar BL2 und verstärkt wird, die zwei MOS-Transistoren 19 und 20 der Umschaltschaltung 18b durch das Umschalt-Steuersignal φT2 eingeschaltet.
Beim in Fig. 2 gezeigten DRAM werden entweder Signale, deren Pegel dieselben wie diejenigen einer von außen angelegten Energieversorgungsspannung sind, oder Signale, deren Pegel mittels einer bekannten Urladeschaltung temporär angehoben werden, um höher als der Pegel der von außen angelegten Energieversorgungsspannung zu sein, nicht nur als Signale φEQL1 und φEQL2 verwendet, sondern auch als Signale φT1 und 4T2. Der Grund dafür ist, daß die Signale 4T1 und ~T2 Spannungen hohen Pegels sein müssen, wenn die MOS-Transistoren 19 und 20 der Umschaltschaltungen 18a und 18b eingeschaltet werden. Wenn die Signale φT1 und φT2 keine Spannungen hohen Pegels sind, dann wird eine Potentialdifferenz zwischen dem Source und dem Drain jedes der MOS-Transistoren 19 und 20 erzeugt, und die Leseausbeute wird dadurch nachteilig beeinflußt. Zum Lösen dieses Problems werden nicht nur die Spannungen der Signale φEQL1 und φEQL2, sondern auch diejenigen der Signale φT1 und φT2 mittels der Urladeschaltung temporär verstärkt.
In einigen Fällen wird eine Halbleiterspeichervorrichtung (wie beispielsweise ein DRAM) verwendet, die eine Innenspannungs- Erzeugungsschaltung zum Erzeugen einer internen Spannung verwendet, die unterschiedlich von einer von außen angelegten Energieversorgungsspannung ist. Als solche Innenspannungs- Erzeugungsschaltung ist ein Typ vorgeschlagen, der eine Ladepumpschaltung verwendet, um immer eine verstärkte Spannung zu erzeugen. Jedoch muß in dem Fall, in welchem eine durch die Ladepumpschaltung verstärkte Spannung als interne Spannung verwendet wird, eine sehr große Kapazität an den Ausgangsanschluß der Innenspannungs-Erzeugungsschaltung angeschlossen sein, um die Spannungsschwankungen während des Betriebs zu absorbieren.
Die vorliegende Erfindung ist angesichts der obigen Umstände entwickelt worden, und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die eine einfache Steuerung der Zeitgabe ermöglicht, bei welcher entweder eine Operation zum Ausgleichen von Potentialen von Bitleitungen oder eine Operation zum Steuern der Verbindung zwischen den Bitleitungen und einem Leseverstärker durchgeführt wird, was eine Operation hoher Geschwindigkeit sicherstellt, und die ermöglicht, daß Bitleitungen auf einen vorbestimmten Potentialpegel vorgeladen werden, wie beim herkömmlichen Stand der Technik, ohne die Leseausbeute nachteilig zu beeinflussen.
Die vorliegende Erfindung schafft eine Halbleiterspeichervorrichtung, wie sie anfangs definiert ist, wobei die Verstärkungsspannungs-Erzeugungsschaltung angeordnet ist, um die verstärkte Spannung konstant zu erzeugen, und das Lade/Ausgleichs-Steuersignal einen ersten Spannungspegel der von der Verstärkungsspannungs-Erzeugungsschaltung zugeführten verstärkten Spannung hat und die Verstärkungsspannungs- Erzeugungsschaltung folgendes enthält: eine Referenzspannungs- Erzeugungsschaltung zum Erzeugen einer Referenzspannung; eine Verstärkungsschaltung, die auf ein Verstärkungsschaltungs- Steuersignal antwortet, zum Erzeugen der verstärkten Spannung durch Verstärken der Energieversorgungsspannung; eine Spannungswandlerschaltung zum Umwandeln der verstärkten Spannung in eine umgewandelte Spannung mit einem Spannungspegel, der niedriger als der Spannungspegel der verstärkten Spannung ist; und eine Spannungsvergleichsschaltung zum Vergleichen der Referenzspannung und der umgewandelten Spannung, um ein Vergleichssignal zu erzeugen, und zum Ausgeben des Vergleichssignals als Verstärkungsschaltungs-Steuersignal.
Diese Erfindung wird anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen besser verstanden werden, wobei:
Fig. 1 ein Schaltungsdiagramm ist, das einen Teil eines herkömmlichen DRAM zeigt;
Fig. 2 ein Schaltungsdiagramm ist, das einen Teil eines herkömmlichen gemeinsam genutzten Leseverstärkertyp-DRAM zeigt;
Fig. 3 ein Schaltungsdiagramm ist, das einen Teil eines DRAM gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 4 ein Blockdiagramm ist, das die Konfiguration einer Einrichtung zum Erzeugen einer internen verstärkten Spannung zeigt, die im in Fig. 3 gezeigten DRAM verwendet wird;
Fig. 5 ein Schaltungsdiagramm ist, das detaillierte Konfigurationen einer Referenzspannungs- Erzeugungsschaltung, einer Spannungswandlerschaltung und einer Spannungsvergleichsschaltung zeigt, die in der in Fig. 4 gezeigten Schaltung zum Erzeugen einer internen verstärkten Spannung enthalten sind;
Fig. 6 ein Schaltungsdiagramm ist, das eine detaillierte Konfiguration einer Verstärkungsschaltung ist, die in der in Fig. 4 gezeigten Schaltung zum Erzeugen einer internen verstärkten Spannung enthalten ist;
Fig. 7 ein Schaltungsdiagramm ist, das eine detaillierte Konfiguration einer Pegelwandlerschaltung zeigt, die im in Fig. 3 gezeigten DRAM verwendet wird;
Fig. 8A ein Schaltungsdiagramm ist, das eine detaillierte Konfiguration der Referenzspannungs- Erzeugungsschaltung der in Fig. 3 gezeigten Schaltung zum Erzeugen einer internen verstärkten Spannung zeigt;
Fig. 8B ein Schaltungsdiagramm ist, das eine weitere detaillierte Konfiguration der Referenzspannungs- Erzeugungsschaltung der in Fig. 3 gezeigten Schaltung zum Erzeugen einer internen verstärkten Spannung zeigt;
Fig. 8C ein Schaltungsdiagramm ist, das eine weitere detaillierte Konfiguration der Referenzspannungs- Erzeugungsschaltung der in Fig. 3 gezeigten Schaltung zum Erzeugen einer internen verstärkten Spannung zeigt;
Fig. 8D ein Schaltungsdiagramm ist, das eine weitere detaillierte Konfiguration der Referenzspannungs- Erzeugungsschaltung der in Fig. 3 gezeigten Schaltung zum Erzeugen einer internen verstärkten Spannung zeigt;
Fig. 9 ein Schaltungsdiagramm ist, das einen Teil eines DRAM gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 10 ein Schaltungsdiagramm ist, das einen Teil eines gemeinsam genutzten Leseverstärkertyp-DRAM gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 11 ein Schaltungsdiagramm ist, das einen Teil eines DRAM gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 12 ein Zeitgabediagramm ist, das eine der Arten zeigt, auf welche der in Fig. 11 gezeigte DRAM arbeitet;
Fig. 13 ein Schaltungsdiagramm ist, das eine spezifische Konfiguration einer Wortleitungs-Auswahlschaltung zeigt, die im in Fig. 11 gezeigten DRAM verwendet wird;
Fig. 14 zeigt, wie die Schaltungen des in Fig. 11 gezeigten DRAM in bezug auf ein Halbleitersubstrat angeordnet sind;
Fig. 15 eine der Arten zeigt, auf welche Ausgangssignale von der in Fig. 14 gezeigten Pegelumwandlungsschaltung erzeugt werden; und
Fig. 16 ein Zeitgabediagramm der in Fig. 15 angezeigten Signale ist.
Nun werden Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Fig. 3 ist ein Schaltungsdiagramm, das eine Ausgleichsschaltung und ihre peripheren Schaltungen zeigt und eine Anwendung der vorliegenden Erfindung auf einen DRAM darstellt. Der DRAM ist auf einem Halbleitersubstrat ausgebildet. In Fig. 3 sind Teile, die denjenigen des in Fig. 1 gezeigten Standes der Technik entsprechen oder ihnen gleich sind, mit denselben Bezugszeichen bezeichnet, wie sie in Fig. 1 verwendet sind.
Wie es in Fig. 3 gezeigt ist, ist eine Ausgleichsschaltung 14, die aus drei N-Kanal-MOS-Transistoren 11, 12 und 13 hergestellt ist, zwischen einem Paar von Bitleitungen BL und BL angeschlossen. Der Source-Drain-Pfad des MOS-Transistors 11 ist zwischen einer der Bitleitungen (nämlich der Bitleitung BL) und einem Knoten angeschlossen, an welchen ein Vorladepotential VBL angelegt wird. Der Source-Drain-Pfad des MOS-Transistors 12 ist zwischen der anderen der Bitleitungen (nämlich der Bitleitung BL) und dem Knoten angeschlossen, an welchem das Vorladepotential VBL angelegt wird. Der Source-Drain-Pfad des MOS-Transistors 13 ist zwischen den Bitleitungen BL und angeschlossen. Ein Ausgleichs-Steuersignal φEQL wird zu den Gates der drei MOS-Transistoren 11, 12 und 13 zugeführt.
Obwohl es nicht gezeigt ist, sind Speicherzellen und Dummyzellen an die Bitleitungen BL und angeschlossen. Wenn Daten ausgelesen werden, werden die Speicherzellen und Dummyzellen durch Wortleitungen (nicht gezeigt) und Dummy- Wortleitungen (nicht gezeigt) ausgewählt, und ein Potential entsprechend den Speicherdaten einer ausgewählten Speicherzelld und einer ausgewählten Dummy-Speicherzelle wird zu den Bitleitungen BL und ausgelesen. Es sollte beachtet werden, daß die Dummy-Speicherzellen und die Dummy-Wortleitungen nicht unbedingt erforderlich sind.
Eine Leseverstärkerschaltung 15 ist an die Bitleitungen BL und angeschlossen. Nachdem Daten ausgelesen sind, verstärkt die Leseverstärkerschaltung 15 die Potentialdifferenz zwischen den Bitleitungen BL und , um die Daten zu erfassen.
Das Ausgleichs-Steuersignal φEQL wird von einer Pegelumwandlungsschaltung 16 ausgegeben. Eine Schaltung 17 zum Erzeugen einer internen verstärkten Spannung erzeugt konstant eine verstärkte Spannung Vint, die in bezug auf den Pegel höher als die an einen Energieversorgungsanschluß 10 angelegte von außen angelegte Energieversorgungsspannung Vcc ist. Die verstärkte Spannung Vint wird an die Pegelumwandlungsschaltung 16 angelegt. Die Pegelumwandlungsschaltung 16 wandelt ein Eingangs-Steuersignal φEQL' (dessen Spannung hohen Pegels gleich oder niedriger als die von außen angelegte Energieversorgungsspannung Vcc ist) in die verstärkte Spannung Vint um, um dadurch das Ausgleichs-Steuersignal φEQL zu erzeugen. Daher ist die Spannung hohen Pegels des durch die Pegelumwandlungsschaltung 16 erzeugten Ausgleichs-Steuersignals φEQL so hoch wie die verstärkte Spannung Vint, und seine Spannung niedrigen Pegels ist eine Erdungsspannung, die gleich dem Eingangs-Steuersignal φEQL' ist.
In der Ausgleichsschaltung 14 werden die drei MOS-Transistoren 11, 12 und 13 in Antwort auf das Ausgleichs-Steuersignal φEQL eingeschaltet, und die Bitleitungen BL und werden durch das Vorladepotential VBL vorgeladen und werden dann miteinander aufs denselben Potentialpegel kurzgeschlossen. Da zu der Zeit die Spannung des Ausgleichs-Steuersignals φEQL ausreichend höher als die von außen angelegte Energieversorgungsspannung Vcc ist, wird keine Potentialdifferenz zwischen dem Source und dem Drain jedes der MOS-Transistoren 11, 12 und 13 erzeugt. Somit werden. die Bitleitungen derart eingestellt, daß sie das vorbestimmte Vorladepotential VBL haben. Bei diesem Ausführungsbeispiel muß die Spannung eines Signals nicht mittels einer Urladeschaltung temporär angehoben werden, wie beim Stand der Tec!!l-n-xik. Daher ist keine komplexe Zeitgabesteuerung erforderlich.
Nach der Ausgleichsoperation durch die Ausgleichsschaltung 14 werden eine Speicherzelle und eine Dummy-Speicherzelle durch eine Wortleitung und eine Dummy-Wortleitung ausgewählt, und das Potential entsprechend den Speicherdaten der ausgewählten Speicherzelle und der ausgewählten Dummy-Speicherzelle wird zu den Bitleitungen BL und ausgelesen. Nachdem die Daten ausgelesen sind, verstärkt die Leseverstärkerschaltung 15 die Potentialdifferenz zwischen den Bitleitungen BL und , um die Daten zu erfassen.
Fig. 4 ist ein Blockdiagramm, das die Konfiguration der Schaltung 17 zum Erzeugen einer internen verstärkten Spannung zeigt, die zum konstanten Erzeugen einer verstärkten Spannung Vint verwendet wird, die in bezug auf den Pegel höher als die von außen angelegte Energieversorgungsspannung Vcc ist. Die Schaltung 17 zum Erzeugen einer internen verstärkten Spannung ist hergestellt aus einer Referenzspannungs-Erzeugungsschaltung 21, einer Verstärkungsschaltung 22, einer Spannungsumwandlungsschaltung 23 und einer Spannungsvergleichsschaltung 24.
Die Referenzspannungs-Erzeugungsschaltung 21 erzeugt eine Referenzspannung φ1 mit konstantem Wert durch Verwenden der von außen angelegten Energieversorgungsspannung Vcc. Die Verstärkungsschaltung 22 erzeugt eine verstärkte Spannung Vint die höher als die von außen angelegte Energieversorgungsspannung Vcc ist. Die Spannungsumwandlüngsschaltung 23 erzeugt eine Spannung φ2, die niedriger als die durch die Verstärkerschaltung 23 erzeugte verstärkte Spannung Vint ist, durch Verwenden der verstärkten Spannung Vint. Die Spannungsvergleichsschaltung 24 vergleicht die durch die Referenzspannungs-Erzeugungsschaltung 21 erzeugte Referenzspannung φ1 mit der durch die Spannungsumwandlungsschaltung 23 erzeugten Spannung 42 und erzeugt ein Steuersignal 46 auf der Basis des Vergleichs. Das Steuersignal 43 wird zur Verstärkungsschaltung 22 zugeführt, um die Verstärkungsoperation zu steuern.
In der Schaltung 17 zum Erzeugen einer internen verstärkten Spannung bilden die Verstärkungsschaltung 22, die Spannungsumwandlungsschaltung 23 und die Spannungsvergleichsschaltung 24 gemeinsam eine geschlossene Schleife. Gemäß dieser geschlossenen Schleife wird die verstärkte Spannung Vint derart gesteuert, daß sie einen konstanten Wert hat, der proportional zur Referenzspannung φ1 ist.
Jede der Schaltung der Schaltung 17 zum Erzeugen einer internen verstärkten Spannung wird detailliert beschrieben werden. Fig. 5 zeigt detaillierte Konfigurationen der Referenzspannungs-Erzeugungsschaltung 21, der Spannungsümwandlungsschaltung 23 und der Spannungsvergleichsschaltung 24 der Schaltung 17 zum Erzeugen einer internen verstärkten Spannung.
Die Referenzspannungs-Erzeugungsschaltung 21 ist eine Schaltung zum Erzeugen einer Spannung, die eine geringe Spannungsabhängigkeit von der von außen angelegten Energieversorgungsspannung Vcc hat und die eine geringe Temperaturabhängigkeit hat. Verschiedene Typen von Schaltungen können als die Referenzspannungs-Erzeugungsschaltung 21 verwendet werden, wie beispielsweise eine Bandabstands- Referenzschaltung unter Verwendung von Bipolartransistoren oder eine Schaltung zum Erzeugen einer im wesentlichen konstanten Spannung mittels MOS-Transistoren, die keine implantierten Kanalionen haben. Bei der in Fig. 5 gezeigten Schaltungsanordnung ist eine Bandabstands-Referenzschaltung als die Referenspannungs-Erzeugungsschaltung 21 verwendet. Die in Fig. 5 gezeigte Referenzspannungs-Erzeugungsschaltung 21 ist aus einer Konstantstromquelle 31, drei NPN-Bipolartransistoren 32, 33 und 34 und drei Widerständen 35, 36 und 37 hergestellt. Die Referenzspannungs-Erzeugungsschaltung 21 erzeugt eine Referenzspannung φ1, die stabil ist und keine Temperaturabhängigkeit hat, durch Addieren der Emitter-Basis- Spannung V1 eines Bipolartransistors mit einem negativen Temperaturkoeffizienten zur Abfallspannung V2, die im Widerstand 35 erscheint. Der Widerstand 35 hat einen positiven Temperaturkoeffizienten und ist durch Ausnutzen der Tatsache ausgebildet, daß der Temperaturkoeffizient der Emitter-Basis- Spannung V1 gemäß der Stromdichte des Emitterstroms von diesem Bipolartransistor variiert.
Die Spannungsumwandlungsschaltung 23 ist aus zwei Widerständen 38 und 39 hergestellt, die zwischen einem Knoten, an welchen die verstärkte Spannung Vint angelegt ist, und einem Knoten, an welchem das Erdungspotential angelegt ist, in Reihe geschaltet sind. Die durch die Spannungsumwandlungsschaltung 23 erhaltene Spannung hat einen Wert, der dem Widerstandsverhältnis der zwei Widerstände 38 und 39 entspricht.
Die Spannungsvergleichsschaltung 24 ist ein bekannter Typ einer Spannungsvergleichsschaltung und enthält zwei P-Kanal- MOS-Transistoren 41 und 42 und zwei N-Kanal-MOS-Transistoren 43 und 44. Die oben beschriebenen Spannungen φ1 und φ2 werden jeweils an die Gates der N-Kanal-MOS-Transistoren 43 und 44 angelegt. Das Signal φ3, das auf den Pegeln der Spannungen φ1 und φ2 basiert, wird vom Anschlußknoten ausgegeben, der zwischen den MOS-Transistoren 42 und 44 angeordnet ist.
Fig. 6 zeigt eine detaillierte Konfiguration der oben identifizierten Verstärkungsschaltung 22. Fig. 6 zeigt eine Ladepumptyp-Verstärkerschaltung, obwohl eine Vielfalt von Typen von Verstärkungsschaltungen bei der vorliegenden Erfindung verwendet werden kann. Wie es gezeigt ist, ist die Ladepumptyp- Verstärkerschaltung aus einem Taktoszillator 51, einer Pufferschaltung 52 und einer Ladepumpschaltung 53 hergestellt. Der in Fig. 6 gezeigte Taktoszillator 51 ist ein Fünf-Stufen- Ringozillator, der einer der einfachsten Typen von Oszillatoren ist. Der Taktoszillator 51 weist fünf CMOS-Inverter 61, 62, 63, 64 und 65 auf, die in mehreren Stufen verbunden sind, und jeder der CMOS-Inverter 61, 62, 63, 64 und 65 ist aus einem P-Kanal- MOS-Transistor und einem N-Kanal-MOS-Transistor hergestellt. Eine Ausgabe des Endstufeninverters 65 wird zum Inverter 61 der ersten Stufe zurückgeführt bzw. rückgekoppelt. Ein N-Kanal-MOS- Transistor 66, an dessen Gate das Ausgangssignal φ3 der Spannungsvergleichsschaltung 24 angelegt wird, hat seinen Source-Drain-Pfad zwischen dem Source des N-Kanal-MOS- Transistors des Inverters 61 der ersten Stufe und einem Knoten, an welchen das Erdpotential angelegt ist, angeschlossen. Ein P- Kanal-MOS-Transistor 67, an dessen Gate das Ausgangssignal φ3 angelegt wird, hat seinen Source-Drain-Pfad zwischen einem Knoten, an welchen die Gates der P- und N-Kanal-MOS- Transistoren des Inverters 62 der zweiten Stufe gemeinsam angeschlossen sind, und einem Knoten, an welchen die von außen angelegte Energieversorgungsspannung Vcc angelegt ist, angeschlossen.
Eine Ausgabe eines Inverters einer beliebigen Stufe, z. B. des Inverters 63 der dritten Stufe, wird zur Pufferschaltung 52 zugeführt. Diese Pufferschaltung 52 ist aus zwei in Reihe geschalteten Invertern 68 und 69 hergestellt, und eine Ausgabe der Pufferschaltung 52 wird zur Ladepumpschaltung 53 zugeführt Die Ladepumpschaltung 53 ist ein bekannter Typ einer Ladepumpschaltung und enthält einen Kondensator 70 und zwei Dioden 71 und 72. Die zwei Dioden 71 und 72 können durch MOS- Transistoren ersetzt werden, die als Dioden angeschlossen sind.
Wenn bei der Verstärkungsschaltung der obigen Konfiguration das Ausgangssignal φ3 der Spannungsvergleichsschaltung 24 einen Pegel von "L" hat, ist der an den Inverter 61 der ersten Stufe des Taktoszillators 51 (Fig. 6) angeschlossene N-Kanal-MOS- Transistor 66 im AUS-Zustand. Da kein Strom durch den Inverter 61 fließt, führt der Taktoszillator 51 keine Oszillation durch. Zu einer Zeit ist der an den Inverter 62 der zweiten Stufe angeschlossene P-Kanal-MOS-Transistor 67 im EIN-Zustand, und der Anfangswert der Signaleingabe zum Inverter 62 der zweiten Stufe wird derart eingestellt, daß er einen Pegel von "H" hat.
Der Taktoszillator 51 beginnt dann ein Arbeiten, wenn das Signal φ3 in bezug auf den Pegel "H" wird. Genauer gesagt wird dann, wenn das Signal φ3 in bezug auf den Pegel "H" wird und der N-Kanal-MOS-Transistor 66 eingeschaltet wird, der Inverter 61 der ersten Stufe, an welchem der MOS-Transistor 66 angeschlossen ist, in Betrieb versetzt. Da zu einer Zeit der Anfangswert des Eingangssignals zum Inverter 62 der zweiten Stufe in bezug auf den Pegel "H" ist und das Ausgangssignal vom Inverter 65 der Endstufe in bezug auf den Pegel "H" ist, wird das Ausgangssignal des Inverters 65 der Endstufe zum Inverter 62 der zweiten Stufe zugeführt, nachdem es invertiert ist. Da der P-Kanal-MOS-Transistor 66, der zum Einstellen des Anfangswerts dient, dann im AUS-Zustand ist, werden Eingangssignale zum Inverter 62 der zweiten Stufe sequentiell invertiert, um dadurch eine Oszillationsoperation zu veranlassen. Daher dient der MOS-Transistor 66 als Schalter zum Steuern der Oszillationsoperation und dient der MOS-Transistor 67 als Schalter zum Bestimmen des Anfangswerts jedes Inverters wenn die Oszillationsoperation stoppt. Es sollte beachtet werden, daß der MOS-Transistor 67 nicht unbedingt erforderlich ist und weggelassen werden kann, wenn es so erwünscht ist.
Die Pufferschaltung 52 wird zum Erzeugen eines Stroms verwendet, der zum Treiben des Kondensators 70 der Ladepumpschaltung 53 in Antwort auf das durch den Taktoszillator 51 erhaltene Oszillationssignal ausreichend ist.
In der Ladepumpschaltung 53 erlaubt die Diode 71, daß eine positive Ladung vom Knoten der von außen angelegten Energieversorgungsspannung Vcc zum Kondensator 70 zugeführt wird, wenn das Ausgangssignal von der Pufferschaltung 52 sich von "H" (d. h. dem Vcc-Pegel) zu "L" (d. h. dem Erdpegel) ändert, und sie verhindert einen Ladungsfluß, wenn sich das Ausgangssignal von der Pufferschaltung 52 von "L" zu "H" ändert. Gleichermaßen verhindert die Diode 72 den Fluß von Ladung vom Knoten der Spannung Vint, wenn sich das Ausgangssignal von der Pufferschaltung 52 von "H" zu "L" ändert, und erlaubt, daß eine positive Ladung zum Knoten der Spannung Vint fließt, wenn das Ausgangssignal von der Pufferschaltung 52 sich von "L" zu "H" ändert. Somit fließt eine positive Ladung vom Knoten der Spannung Vcc zum Knoten der Spannung Vint, mit dem Ergebnis, daß die Spannung Vint höher als die Spannung Vcc wird.
Die in Fig. 6 gezeigte Ladepumpschaltung 53 ist eine der einfachsten Konfigurationen. Eine verstärkte Spannung kann mittels einer Ladepumpschaltung einer anderen Konfiguration erzeugt werden. Beispielsweise kann eine durch ein 2-Phasen- Taktsignal gesteuerte Ladepumpschaltung verwendet werden.
Fig. 7 zeigt eine detaillierte Konfiguration der in Fig. 3 gezeigten Pegelumwandlungsschaltung 16. An die Pegelumwandlungsschaltung 16 wird die verstärkte Spannung Vint als die Energieversorgungsspannung angelegt. Die Pegelumwandlungsschaltung 16 weist Differentialverstärker auf, von welchen einer aus zwei P-Kanal-MOS-Transistoren 81 und 82 hergestellt ist, und von welchen der andere aus zwei N-Kanal- MOS-Transistoren 83 und 84 hergestellt ist. Wenn das Steuersignal φEQL' (welches ein Signal vor der Pegelumwandlung ist) und ein invertiertes Signal ' des Steuersignals φEQL' zu den Gates der N-Kanal-MOS-Transistoren 83 und 84 zugeführt werden, wird das Signal φEQL, von welchem die Spannung hohen Pegels in bezug auf den Pegel zur verstärkten Spannung Vint verschoben ist, vom Anschlußknoten ausgegeben, der zwischen den MOS-Transistoren 82 und 84 angeordnet ist.
Die Fig. 8A bis 8D sind Schaltungsdiagramme, die jeweils eine detaillierte Konfiguration der Referenzspannungs- Erzeugungsscchaltung 21 zeigen, wobei die in den Fig. 8A bis 8D gezeigten Konfigurationen unterschiedlich von der in Fig. 5 gezeigten sind. Die in Fig. 8A gezeigte Schaltung weist einen Widerstand 91 und n Dioden 92 auf. In der in Fig. 8A gezeigten Schaltung wird der Wert der Spannung φ1 bestimmt durch eine Spannung, die n mal höher als die Durchlaßspannung Vf jeder Diode ist, und den äquivalenten EIN-Zustandswiderstand jeder Diode. Die in Fig. 8B gezeigte Schaltung wird durch Ersetzen der in Fig. 8A gezeigten Dioden 92 durch P-Kanal-MOS- Transistoren 93 erhalten, die als Dioden angeschlossen sind. In dem in Fig. 8B gezeigten Fall wird der Wert der Spannung φ1 bestimmt durch eine Spannung, die n mal höher als die Schwellenspannung Vth jedes MOS-Transistors 93 ist, und den äquivalenten EIN-Zustandswiderstand jedes Transistors. Die in Fig. 8C gezeigte Schaltung wird durch Ersetzen des in Fig. 8B gezeigten Widerstands 91 durch einen P-Kanal-MOS-Transistor 94 erhalten. Die in Fig. 8D gezeigte Schaltung wird durch jeweiliges Ersetzen der in Fig. 8C gezeigten P-Kanal-MOS- Transistoren 94 und 93 durch N-Kanal-MOS-Transistoren 95 und 96 erhalten.
Wie es oben beschrieben ist, können verschiedene Schaltungskonfigurationen für die Referenzspannungs- Erzeugungsschaltung 21 angenommen werden. Es sollte beachtet werden, daß die durch die Referenzspannungs-Erzeugungsschaltung 21 erzeugte Referenzspannung φ1 einer Spannungsumwandlung durch eine Spannungsumwandlungseinrichtung vom Widerstandsteilungstyp unterzogen werden kann, und eine Spannung, die durch die Spannungsumwandlung erhalten wird, als Referenzspannung verwendet werden kann. Dies kann auf den Fall der oben angegebenen Spannungsumwandlungsschaltung 23 auch angewendet werden.
Wenn Bitleitungen mittels der in Fig. 3 gezeigten Ausgleichsschaltung 14 vorgeladen sind, werden die Gate- Kapazitäten der MOS-Transistoren 11, 12 und 13 der Ausgleichsschaltung 14 mit dem Signal φEQL verbunden. Anders ausgedrückt dienen die Gate-Kapazitäten zum Unterdrücken der Potentialschwankungen des Signals φEQL. Daher muß kein zusätzlicher Kondensator an den Ausgangsanschluß der Ladepumpschaltung 53 angeschlossen werden, um die Potentialschwankung des Signals φEQL zu unterdrücken, und die Chipgröße kann demgemäß reduziert werden.
Fig. 9 zeigt einen DRAM gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Der DRAM des zweiten Ausführungsbeispiels unterscheidet sich von demjenigen des in Fig. 3 gezeigten Ausführungsbeispiels dadurch, daß die Ausgleichsschaltung 14 aus nur zwei N-Kanal-MOS-Transistoren 11 und 12 hergestellt ist (d. h. der N-Kanal-MOS-Transistor 13 nicht verwendet ist). In der Ausgleichsschaltung 14 der Konfiguration des zweiten Ausführungsbeispiels werden die zwei MOS-Transistoren 11 und 12 in Antwort auf das Ausgleichs- Steuersignal φEQL eingeschaltet, und die Bitleitungen BL und werden gemäß der Vorladespannung VBL vorgeladen. Weiterhin werden die Potentiale der zwei Bitleitungen durch die MOS- Transistoren 11 und 12 ausgeglichen.
Wie es aus dem obigen gesehen werden kann, haben die beim zweiten Ausführungsbeispiel verwendeten MOS-Transistoren 11 und 12 sowohl eine Vorladefunktion als auch eine Ausgleichsfunktion. Nicht nur beim ersten Ausführungsbeispiel sondern auch beim zweiten Ausführungsbeispiel ist der Spannungswert des Ausgleichs-Steuersignals φEQL ausreichend höher als die von außen angelegte Energieversorgungsspannung Daher wird keine Potentialdifferenz zwischen dem Source und dem Drain jedes der MOS-Transistoren 11 und 12 erzeugt, und die Bitleitungspotentiale können auf das vorbestimmte Vorladepotential VBL eingestellt werden.
Das zweite Ausführungsbeispiel ist darin vorteilhaft, daß ein MOS-Transistor von einer solchen Ausgleichsschaltung 14 weggelassen werden kann, wie sie beim in Fig. 3 gezeigten Ausführungsbeispiel verwendet wird. Daher kann die Chipgröße zur Zeit einer Integration reduziert werden.
Fig. 10 zeigt das dritte Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel wird die vorliegende Erfindung auf einen gemeinsam genutzten Leseverstärkertyp-DRAM angewendet, wie es in Fig. 2 gezeigt ist. Fig. 10 zeigt Ausgleichsschaltungen und ihre peripheren Schaltungen. In Fig. 10 sind diejenigen Schaltungselemente, die denjenigen entsprechen oder ähnlich zu ihnen sind, die in Fig. 2 gezeigt sind, mit denselben Bezugszeichen bezeichnet, wie sie in Fig. 2 verwendet sind, und eine detaillierte Beschreibung solcher Schaltungselemente wird weggelassen werden. Die Ausgleichs- Steuersignale φEQL1 und φEQL2 und die Umschalt-Steuersignale φT1 und φT2, die beim DRAM des dritten Ausführungsbeispiels verwendet werden, werden durch Pegelumwandlungsschaltungen 16a, 16b, 16c und 16d erzeugt. An jede dieser Pegelumwandlungsschaltungen 16a, 16b, 16c und 16d wird eine verstärkte Spannung Vint angelegt. Die verstärkte Spannung Vint ist höher als die von außen angelegte Energieversorgungsspannung Vcc und wird durch eine Schaltung 17 zum Erzeugen einer internen verstärkten Spannung einer ähnlichen bzw. gleichen Schaltungskonfiguration wie derjenigen, die in Fig. 4 gezeigt ist, konstant erzeugt.
Die Pegelumwandlüngsschaltungen 16a, 16b, 16c und 16d wandeln jeweils Signale φEQL1', φT1', φT2' und φEQL2' (deren Spannungen hohen Pegels in bezug auf den Pegel gleich der von außen angelegten Energieversorgungsspannung Vcc sind) in die oben beschriebenen verstärkten Spannungen Vint um. Durch diese Umwandlung werden Ausgleichs-Steuersignale φEQL1' und φEQL2' und Umschalt-Steuersignale φT1' und φT2' erzeugt.
Beim DRAM des dritten Ausführungsbeispiels können die Bitleitungen auf den vorbestimmten Vorladepegel eingestellt werden, wenn die Bitleitungen mittels der Ausgleichsschaltungen 14a und 14b vorgeladen werden, wie bei dem in Fig. 3 gezeigten Ausführungsbeispiel. Zusätzlich ist keine komplexe Zeitgabesteuerung erforderlich, wie im herkömmlichen Fall, bei welchem die Spannung eines Signals mittels einer Urladeschaltung temporär angehoben wird. Weiterhin wird deshalb, weil der DRAM des dritten Ausführungsbeispiels verstärkte Spannungen Vint als Umschalt-Steuersignale φT1 und 4T2 verwendet, keine Potentialdifferenz zwischen dem Source und dem Drain jedes der MOS-Transistoren 19 und 20 der Umschaltschaltungen 18a und 18b erzeugt, wenn eine Leseverstärkerschaltung 15 eine Datenerfassung durchführt, wobei die MOS-Transistoren 19 und 20 EIN sind. Somit wird die Leseausbeute nicht nachteilig beeinflußt.
Der in Fig. 10 gezeigte DRAM wurde unter Bezugnahme auf den Fall beschrieben, bei welchem sowohl die Ausgleichs- Steuersignale φEQL1, φEQL2 als auch die Umschalt-Steuersignale φT1, φT2 mittels der Pegelumwandlungsschaltungen erzeugt wurden. Es muß jedoch nicht gesagt werden, daß entweder die Ausgleichs-Steuersignale φEQL1, φEQL2 oder die Umschalt- Steuersignale φT1, φT2 mittels der Pegelumwandlungsschaltungen erzeugt werden können.
Fig. 11 zeigt einen DRAM gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung. Gleich den oben beschriebenen DRAM ist der DRAM des vierten Ausführungsbeispiels auf einem Halbleitersubstrat ausgebildet. In Fig. 11 sind diejenigen Schaltungselemente, die denjenigen entsprechen, die in Fig. 3. gezeigt sind, oder ähnlich bzw. gleich diesen sind, mit den selben Bezugszeichen bezeichnet, wie sie in Fig. 3 verwendet sind, und eine detaillierte Beschreibung solcher Schaltungselemente wird weggelassen werden. Gemäß Fig. 11 ist eine Ausgleichsschaltung 14 zwischen einem Paar von Bitleitungen BL und angeschlossen. Die Ausgleichsschaltung 14 ist aus drei N-Kanal-MOS-Transistoren 11, 12 und 13 hergestellt, und jeder der N-Kanal-MOS-Transistoren 11, 12 und 13 wird durch ein Ausgleichs-Steuersignal φEQL gesteuert. Zwei Speicherzellen MC sind jeweils an die Bitleitungen BL und angeschlossen. Jede der Speicherzellen MC ist aus einem Auswahltransistor T und einem Ladungsspeicherkondensator C hergestellt. Zu der Zeit eines Auslesens von Daten wird eine Speicherzelle durch ein Signal auf einer der Wortleitungen WL ausgewählt, und ein Potential entsprechend der im Kondensator der ausgewählten Speicherzelle MC gespeicherten Ladung wird zu entweder der Bitleitung BL oder der Bitleitung BL ausgelesen. Die Potentialdifferenz zwischen den Bitleitungen BL und BL wird durch eine Leseverstärkerschaltung 15 für die Erfassung der Daten verstärkt.
Das Ausgleichs-Steuersignal φEQL wird von einer Pegelumwandlungsschaltung 16 ausgegeben. Eine Schaltung 17 zum Erzeugen einer internen verstärkten Spannung erzeugt konstant eine verstärkte Spannung Vint, die in bezug auf den Pegel höher als die von außen angelegte Energieversorgungsspannung Vcc ist, und die verstärkte Spannung Vint wird an die Pegelumwandlungsschaltung 16 angelegt. Die Pegelumwandlungsschaltung 16 wandelt das Signal φEQL' (dessen Spannung hohen Pegels gleich oder niedriger als die von außen angelegte Energieversorgungsspannung Vcc ist) in die verstärkte Spannung Vint um, um dadurch das Ausgleichs-Steuersignal φEQL zu erzeugen. Daher ist die Spannung hohen Pegels des Ausgleichs-Steuetsignals φEQL, das durch die Pegelumwandlungsschaltung 16 erzeugt wird, so hoch wie die verstärkte Spannung Vint, und die Spannung niedrigen Pegels von. ihm ist eine Erdspannung, die gleich dem Signal φEQL' ist (d. h. einem Signal, das noch nicht umgewandelt worden ist).
Eine Wortleitungs-Auswahlschaltung 19 wählt eine der Wortleitungen WL auf der Basis von Zeilenadressensignalen aus. Die Wortleitungs-Auswahlschaltung 19 ist aus einem Vordecodierer 19a, einem Zeilendecodierer 19b und einem Wortleitungstreiber 1% ausgebildet. Die durch die Schaltung 17 zum Erzeugen einer internen verstärkten Spannung erzeugte verstärkte Spannung Vint wird an die Wortleitungs- Auswahlschaltung 19 angelegt, und die Spannung hohen Pegels eines zur Wortleitung WL von der Wortleitungs-Auswahlschaltung 19 zugeführten Signals ist gleich der verstärkten Spannung Vint.
Beim DRAM der obigen Konfiguration wird das Ausgleichs- Steuersignal φEQL veranlaßt, ein hoher Pegel zu werden, bevor Daten aus einer Speicherzelle MC ausgelesen werden, wie es im in Fig. 12 gezeigten Zeitgabediagramm gezeigt ist. Die Ausgleichsschaltung 14 lädt die Bitleitungen BL und BL vor und schließt sie dann miteinander auf denselben Potentialpegel VBL kurz. Da zu einer Zeit die Spannung des Ausgleichs- Steuersignals φEQL auf die verstärkte Spannung Vint angehoben wird und ausreichend höher als die von außen angelegte Energieversorgungsspannung Vcc ist, wird keine Potentialdifferenz zwischen dem Source und dem Drain jedes der MOS-Transistoren 11, 12 und 13 der Ausgleichsschaltung 14 erzeugt. Somit werden die Bitleitungen eingestellt, um das vorbestimmte Vorladepotential VBL zu haben.
Bei der Datenausleseoperation, die der Bitleitungs- Ausgleichsoperation folgt, wählt die Wortleitungs- Auswahlschaltung 19 eine der Wortleitungen WL auf der Basis von Zeilenadressensignalen aus und treibt sie, wie es im Zeitgabediagramm der Fig. 12 gezeigt ist. Zu einer Zeit ist die Spannung hohen Pegels eines zur ausgewählten Wortleitung WL zugeführten Signals gleich der durch die Schaltung 17 zum Erzeugen einer internen verstärkten Spannung erzeugten verstärkten Spannung Vint. Daher ist der Auswahltransistor T der ausgewählten Speicherzelle MC im vollständig leitenden Zustand, wodurch die Zeit verkürzt wird, die zum Auslesen der Ladung vom Kondensator C erforderlich ist.
Wie es oben beschrieben ist, wird bei dem in Fig. 11 gezeigten Ausführungsbeispiel die durch die Schaltung 17 zum Erzeugen einer internen verstärkten Spannung erzeugte verstärkte Spannung Vint durch sowohl die Pegelumwandlungsschaltung 16 (die für das Ausgleichen der Bitleitungspotentiale dient) als auch die Wortleitungs-Auswahlschaltung 19 (die für die Wortleitungsauswahl dient) verwendet. Wie es in Fig. 12 gezeigt ist, überlappen die Zeitperiode, in welcher eine Wortleitung WL betrieben wird (d. h. die Zeitperiode, in welcher die Wortleitung WL auf dem hohen Pegel ist), und die Zeitperiode, in welcher die Bitleitungspotentiale ausgeglichen sind (d. h. die Zeitperiode, in welcher das Signal φEQL auf dem hohen Pegel ist), einander nicht. Daher kann die einzelne Schaltung 17 zum Erzeugen einer internen verstärkten Spannung durch die Schaltungen 16 und 19 gemeinsam verwendet werden.
Fig. 13 zeigt eine detaillierte Konfiguration jedes des Vordecodierers 19a, des Zeilendecodierers 19b und des Wortleitungs-Treibers 19c der Wortleitungs-Auswahlschaltung 19, die im in Fig. 11 gezeigten DRAM verwendet wird. Der Vordecodierer 19a ist hergestellt aus einer Pegelverschiebungsschaltung (LS) 111 zum Verschieben des Pegels der Spannung hohen Pegels von einem Vorlade-Steuersignal PRE(das vom Knoten der Spannung Vcc abgeleitet wird) zum Pegel der verstärkten Spannung Vint; einem P-Kanal-MOS-Transistor 113 zum Steuern eines Vorladeknotens 112, um ein Vorladepotential zu haben, auf de Basis einer Ausgabe von der Pegelverschiebungsschaltung 111; einer Anzahl von Decodier-NKanal-Transistoren 114, die in Reihe geschaltet sind, zum Bestimmen, ob der Vorladeknoten 112 entladen werden sollte oder nicht, auf der Basis einiger der Zeilenadressensignale; und einem CMOS-Inverter 115 zum Invertieren des Signals, das am Vorladeknoten 112 erscheint.
Der Zeilendecodierer 19b ist hergestellt aus: einer Pegelverschiebungsschaltung (LS) 121 zum Verschieben des Pegels der Spannung hohen Pegels eines Vorlade-Steuersignals (das vom Knoten der Spannung Vcc abgeleitet ist) zum Pegel der verstärkten Spannung Vint; einem P-Kanal-MOS-Transistor 123 zum Steuern eines Vorladeknotens 122, um ein Vorladepotential zu haben, auf der Basis einer Ausgabe von der Pegelverschiebungsschaltung 121; einer Anzahl von Decodier-N- Kanal-Transistoren 124, die in Reihe geschaltet sind, zum Bestimmen, ob der Vorladeknoten 122 entladen werden sollte oder nicht, auf der Basis einiger der Zeilenadressensignale. Der Wortleitungs-Treiber 19c ist zwischen dem Ausgangsanschluß des Vordecodierers 19a und einem Knoten eines Erdpotentials angeschlossen. Der Wortleitungs-Treiber 19c weist einen CMOS- Inverter 131 auf, zu welchem eine Ausgabe des Zeilendecodierers 19b zugeführt wird.
Die Wortleitungs-Auswahlschaltung der obigen Konfiguration arbeitet wie folgt. Wenn einige der zum Vordecodierer 19a zugeführten Zeilenadressensignale einen vorbestimmten Logikzustand erfüllen, gibt der Vordecodierer 19a die verstärkte Spannung Vint aus. Die verstärkte Spannung Vint wird an die entsprechende Wortleitung WL mittels des Wortleitungs- Treibers 19c angelegt, wenn ein Rest der zum Zeilendecodierer 19b zugeführten Zeilenadressensignale einen vorbestimmten; , Logikzustand erfüllt. Auf diese Weise wird eine Speicherzelle MC ausgewählt.
Fig. 14 zeigt, wie die Schaltungselemente des in Fig. 11 gezeigten DRAM auf einem Halbleitersubstrat angeordnet sind. Gemäß Fig. 14 sind Speicherzellen, die jeweils aus einem Auswahltransistor und einem Kondensator aufgebaut sind, in einer Anzahl von Speicherzellenfeldern (CA) 150 gruppiert. Die Speicherzellenfelder 150 sind in einer Leitung angeordnet. Eine Ausgleichsschaltung 14a und eine Umschaltschaltung 18a sind auf einer Seite jedes Speicherzellenfelds 150 angeordnet, und eine Ausgleichsschaltung 14b und eine Umschaltschaltung 18b sind auf der anderen Seite angeordnet. Ein Leseverstärker (SA) 15 ist zwischen den benachbarten Speicherzellenfeldern 150 angeordnet. Eine Gruppe von Verdrahungsleitungen 151, einschließlich einer Verdrahtungsleitung 151a, an welche die verstärkte Spannung Vint angelegt ist, und einer Anzahl von Verdrahtungsleitungen 151b, zu welcher Zeilenadressensignale zugeführt werden, erstrecken sich parallel zueinander in der Richtung, in welcher die Speicherzellenfelder 150, die Leseverstärkerschaltung 15, die Ausgleichsschaltungen 14a, 14b und die Umschaltschaltungen 18a, 18b angeordnet sind. Pegelumwandlungsschaltungen 153 einschließlich der Pegelumwandlungsschaltungen 16a bis 16c, die oben beschrieben sind, und die Wortleitungs-Auswahlschaltungen 19 sind in einer Linie derart angeordnet, daß sie zwischen der Gruppe 151 von Verdrahtungsleitungen und der Anordnung von Speicherzellenfeldern 150, Leseverstärkern 15, Ausgleichsschaltungen 14a, 14b und Umschaltschaltungen 18a, 18b angeordnet sind.
Bei dem in Fig. 14 gezeigten DRAM sind die Speicherzellenfeldern 150, die Pegelumwandlungsschaltungen 153 und die Wortleitungs-Auswahlschaltungen 19 benachbart zu der Gruppe 151 von Verdrahtungsleitungen angeordnet, die die Verdrahtungsleitung 151a enthalten, an welche die verstärkte Spannung Vint angelegt ist. An die Source-Anschlüs% der P- Kanal-MOS-Transistoren dieser Schaltungen ist die verstärkte Spannung Vint angelegt. Zum Zulassen, daß ein Durchlaßstrom durch die PN-Übergänge fließt, die durch die Source-Anschlüse und rückwärtigen Gate-Anschlüsse der P-Kanal-MOS-Transistoren gebildet sind, ist es nötig, die verstärkte Spannung Vint an N- Wannen der P-Kanal-MOS-Transistoren anzulegen. Da bei dem in. Fig. 14 gezeigten DRAM die Speicherzellenfelder 150, die Pegelumwandlungsschaltungen 153 und Wortleitungs- Auswahlschaltungen 19 benachbart zur Gruppe 151 von Verdrahtungsleitungen angeordnet sind, kann eine einzelne N- Wanne für die P-Kanal-MOS-Transistoren verwendet werden, und die verstärkte Spannung Vint kann an diese einzelne N-Wanne angelegt werden. Demgemäß kann die Chipgröße im Vergleich mit dem Fall klein sein, in welchem eine Anzahl von N-Wannen vorgesehen sein muß. Fig. 15 zeigt eine der Arten, auf welche Ausgangssignale φEQL1, φEQL2, φT1 und φT2 von einer der Pegelumwandlungsschaltungen 153 im in Fig. 14 gezeigten DRAM erzeugt werden, und Fig. 16 ist ein Beispiel eines Zeitgabediagramms von Ausgangssignalen φEQL1, φEQL2, φT1 und φT2.
Die hierin oben beschriebenen verschiedenen Halbleiterspeichervorrichtungen ermöglichen eine einfache Steuerung der Zeitgaben, zu welchen entweder eine Operation zum Ausgleichen von Potentialen von Bitleitungen oder eine Operation zum Steuern der Verbindung zwischen den Bitleitungen und einem Leseverstärker durchgeführt wird. Zusätzlich stellen sie eine Operation hoher Geschwindigkeit sicher. Weiterhin ermöglichen sie, daß Bitleitungen auf einen vorbestimmten Potentialpegel vorgeladen werden, wie im herkömmlichen Stand der Technik, ohne die Leseausbeute nachteilig zu beeinflussen.

Claims

1. Eine Halbleiterspeichervorrichtung, umfassend:

eine erste und zweite Bitleitung (BL, BL);

eine Verstärkungsspannungserzeugungsschaltung (17) zum Erzeugen einer verstärkten Spannung (Vint) mit einem Spannungspegel, der höher als ein Spannungspegel einer Energieversorgungsspannung (Vcc) ist, die an einem Eingang davon bereitgestellt wird; und eine Lade/Ausgleichsschaltung (14) mit mindestens einem Transistor, die auf ein Lade/Ausgleichssteuersignal ((EQL) anspricht, um die erste und zweite Bitleitung mit einer Ladespannung (VBL) zu laden, und um die erste und zweite Bitleitung (BL, BL) auf den gleichen ausgeglichenen:: Spannungspegel auszugleichen;

dadurch gekennzeichnet, dass:

die Verstärkungsspannungserzeugungsschaltung (17) angeordnet ist, die verstärkte Spannung (Vint) kontinuierlich zu erzeugen, und wobei das Lade/Ausgleichssteuersignal ((EQL) einen ersten Spannungspegel der verstärkten Spannung (Vint) aufweist, geliefert von der Verstärkungsspannungserzeugungsschaltung (17), wobei diese umfasst:

eine Bezugsspannungserzeugungsschaltung (21) zum Erzeugen einer Bezugsspannung ((1)

eine Verstärkungsschaltung (22), ansprechend auf ein Verstärkungsschaltungssteuersignal ((3) um die verstärkte Spannung (Vint) durch ein Verstärken der Energieversorgungsspannung (Vcc) zu erzeugen;

eine Spannungsumwandlungsschaltung (23) zum Wandeln der verstärkten Spannung (Vint) in eine umgewandelte Spannung ((2) mit einem Spannungspegel, der niedriger als der Spannungspegel der verstärkten Spannung (Vint) ist; und

eine Spannungsvergleichsschaltung (24), um die Bezugsspannung ((1) und die umgewandelte Spannung ((2) zu vergleichen, um ein Vergleichssignal zu erzeugen, und um das Vergleichssignal als das Verstärkungsschaltungssteuersignal ((3) auszugeben.

2. Eine Halbleiterspeicherschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Lade/Ausgleichsschaltung (14); umfasst:

einen ersten MOS-Transistor (11) mit einem Source-Drain- Pfad, der zwischen der ersten Bitleitung und einem Knoten verbunden ist, an den die Ladespannung (VBL) angelegt ist, und mit einem Gate, an das das Lade/Ausgleichssteuersignal.

((EQL) geliefert wird; und

einen zweiten MOS-Transistor (12) mit einem Source-Drain- Pfad, der zwischen der zweiten Bitleitung und dem Knoten verbunden ist, und mit einem Gate, an das das Lade/Ausgleichssteuersignal ((EQL) geliefert wird.

3. Eine Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass der erste und der zweite MOS- Transistor (11, 12) den gleichen Kanalleitfähigkeitstyp aufweisen.

4. Eine Halbleiterspeichervorrichtung nach Anspruch 2, gekennzeichnet durch einen dritten MOS-Transistor (13) mit einem Source-Drain-Pfad, der zwischen der ersten und zweiten Bitleitung verbunden ist, und einem Gate, an das das Lade/Ausgleichssteuersignal ((EQL) angelegt ist.

5. Eine Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass der dritte MOS-Transistor (13) den gleichen Kanalleitfähigkeitstyp aufweist wie der erste und der zweite MOS-Transistor (11, 12).

6. Eine Halbleiterspeichervorrichtung nach Anspruch 1 oder 4, dadurch gekennzeichnet, dass das Lade/Ausgleichssteuersignal ((EQL) einen zweiten Spannungspegel hat, der gleich einem Massepegel ist.

7. Eine Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie weiter eine Pegelwandlerschaltung (16) umfasst, um ein Eingangssteuersignal ((EQL') auf einem ersten Spannungspegel in ein gewandeltes Steuersignal auf dem Spannungspegel der verstärkten Spannung (Vint) umzuwandeln, und um das umgewandelte Steuersignal als das Lade/Ausgleichssteuersignal ((EQL) auszugeben.

8. Eine Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste und zweite Bitleitung ein erstes Paar (BL1, BL1) bilden, und die Lade/Ausgleichsschaltung (14) eine erste Lade/Ausgleichsschaltung ist, wobei die Halbleiterspeichervorrichtung weiter umfasst:

ein zweites Bitleitungspaar (BL2, BL2) mit einer ersten und zweiten Bitleitung;

einem Abfühlverstärker (15) zum Abfühlen und Verstärken einer Potentialdifferenz zwischen den ersten und zweiten Bitleitungen des ersten und zweiten Bitleitungspaars;

eine zweite Lade/Ausgleichsschaltung (14b), auf ein zweites Lade/Ausgleichssteuersignal ((EQL2) ansprechend, mit einem ersten Spannungspegel der verstärkten Spannung (Vint) (geliefert von der Verstärkungsspannungserzeugungsschaltung (17)), um die erste und zweite Bitleitung des zweiten Bitleitungspaars mit einer zweiten Ladespannung (VBL) zu laden, und um die erste und zweite Bitleitung des zweiten Bitleitungspaars mit dem gleichen zweiten ausgeglichenen Spannungspegel auszugleichen;

einen ersten Schalter (18a), auf ein erstes Schaltersteuersignal ((T1) mit einem ersten Spannungspegel gleich dem Spannungspegel der verstärkten Spannung (Vint) ansprechend, um selektiv das erste Bitleitungspaar (BL1, BL1) mit dem Abfühlverstärker (15) zu verbinden; und einen zweiten Schalter (18b), auf ein zweites Schaltersteüersignal ((T2) mit einem ersten Spannungspegel gleich dem Spannungspegel der verstärkten Spannung (Vint) ansprechend, um selektiv das zweite Bitleitungspaar (BL2, BL2) mit dem Abfühlverstärker (15) zu verbinden.

9. Eine Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass:

das erste Lade/Ausgleichssteuersignal ((EQL1) ausgeglichen wird auf den Spannungspegel der verstärkten Spannung (Vint), wenn die erste und zweite Bitleitung (BL1, BL1) des ersten Bitleitungspaars mit der ersten Ladespannung (VBL) geladen werden;

das zweite Lade/Ausgleichssteuersignal ((EQL2) auf den Spannungspegel der verstärkten Spannung (Vint) ausgeglichen wird, wenn die erste und zweite Bitleitung (BL2, BL2) des zweiten Bitleitungspaars mit der zweiten Ladespannung (VBL) geladen wird; und

das erste und zweite Schaltersteuersignal ((T1, (T2) ausgeglichen wird auf den Spannungspegel der verstärkten Spannung (Vint), während einer Zeitperiode, die eine andere ist als die, in der die ersten und zweiten Bitleitungen des ersten und zweiten Bitleitungspaars mit der ersten bzw. zweiten Ladespannung (VBL) geladen werden.

10. Eine Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Lade/Ausgleichsschaltung (14a) umfasst:

einen ersten MOS-Transistor (11) mit einem Source-Drain- Pfad, der zwischen der ersten Bitleitung (BL1) des ersten Bitleitungspaars und einem ersten mit der ersten Ladespannung (VBL) versorgten Knoten verbunden ist, und einem Gate, an das das erste Lade/Ausgleichssteuersignal ((EQL1) angelegt ist;

einen zweiten MOS-Transistor (12) mit einem Source-Drain- Pfad, der zwischen der zweiten Bitleitung (BL1) des ersten Bitleitungspaars und dem ersten Knoten verbunden ist, und einem Gate, an das das erste Lade/Ausgleichssteuersignal ((EQL1) angelegt ist; und

einen dritten MOS-Transistor (13) mit einem Source-Drain- Pfad, der zwischen der ersten und zweiten Bitleitung (BL1, BL1) des ersten Bitleitungspaars verbunden ist, und einem Gate, an das das erste Lade/Ausgleichssteuersignal ((EQL1) angelegt ist; und

wobei die zweite Lade/Ausgleichsschaltung (14b) umfasst:

einen vierten MOS-Transistor (11) mit einem Source-Drain- Bereich, der zwischen der ersten Bitleitung (BL2) des zweiten Bitleitungspaars und einem zweiten mit der zweiten Ladespannung (VBL) versorgten Knoten verbunden ist, und einem Gate, an das das zweite Lade/Ausgleichssteuersignal ((EQL2) angelegt ist;

einen fünften MOS-Transistor (12) mit einem Source-Drain- Bereich, der zwischen der zweiten Bitleitung (BL2) des zweiten Bitleitungspaars und dem zweiten Knoten verbunden ist, und einem Gate, an das das zweite Lade/Ausgleichssteuersignal ((EQL2) angelegt ist; und

einen sechsten MOS-Transistor (13) mit einem Source-Drain- Pfad, der zwischen der ersten und zweiten Bitleitung (BL2, BL2) des zweiten Bitleitungspaars verbunden ist, und einem Gate, an das das zweite Lade/Ausgleichssteuersignal ((EQL2) angelegt ist.

11. Die Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der erste, zweite, dritte, vierte, fünfte und sechste MOS-Transistor (11, 12, 13) den gleichen Kanalleitfähigkeitstyp aufweisen.

12. Eine Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das erste Lade/Ausgleichssteuersignal ((EQL1) einen zweiten Spannungspegel gleich einer Massespannung aufweist und das zweite Lade/Ausgleichssteuersignal ((EQL2) einen zweiten Spannungspegel gleich der Massespannung aufweist.

13. Eine Halbleiterspeichervorrichtung nach Anspruch 1, 4, 5 oder 9, dadurch gekennzeichnet, dass sie weiter umfasst:

Speicherzellen (MC), mit der ersten und zweiten Bitleitung (BL, BL) verbunden;

Wortleitungen (WL) zum Auswählen der Speicherzellen (MC) in Übereinstimmung mit einem Wortleitungsansteuersignal;

eine Pegelumwandlungsschaltung (16) zum Umwandeln eines Eingangssteuersignals ((EQL') auf einem ersten Spannungspegel in ein gewandeltes Steuersignal auf einem Spannungspegel der verstärkten Spannung (Vint), und zum Ausgeben des gewandelten Steuersignals als das Lade/Ausgleichssteuersignal ((EQL); und

Wortleitungsauswahl/Ansteuerschaltung (19), auf Adresssignale zum Erzeugen von Auswahlsignalen ansprechend, mit einem ersten Spannungspegel gleich dem Spannungspegel der verstärkten Spannung (Vint), und um die Auswahlsignale als die Wortleitungsansteuersignale auszugeben.

14. Eine Halbleiterschaltungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die Auswahlsignale Zeilenadresssignale sind.

15. Eine Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass sie weiter umfasst:

eine Vielzahl von Adressleitungen (151b) zum Liefern der Zeilenadresssignale; und

eine Wortleitung (151a), die sich in einer Richtung parallel zu der Vielzahl von Adressleitungen (151b) erstreckt, um die verstärkte Spannung (Vint) bereitzustellen.

16. Eine Halbleiterspeicherschaltung nach Anspruch 13, dadurch gekennzeichnet, dass eine Zeitperiode, während der das Lade/Ausgleichssignal ((EQL) einen Spannungspegel gleich dem Spannungspegel der verstärkten Spannung (Vint) aufweist, sich nicht mit einer Zeitperiode überlappt, während der die Auswahlsignale (WL) einen Spannungspegel gleich dem Spannungspegel der verstärkten Spannung aufweisen.

17. Eine Halbleiterspeicherschaltung nach Anspruch 13, dadurch gekennzeichnet, dass die Wortleitungsauswahl/Ansteuereinheit (19) umfasst:

Zeilendecoder (19b), in Anzahl den Wortleitungen (WL) entsprechend, zum Decodieren einiger der Adresssignale;

Vor-Decoder (19a), in Anzahl den Wortleitungen (WL) entsprechend, zum Decodieren verbleibender der Adresssignale; und

Wortleitungstreiber (19c), in Anzahl den Wortleitungen (WL) entsprechend, zum Ausgeben von Decoderausgaben der Vor-Decoder (19a) als die Wortleitungsansteuersignale, in Übereinstimmung mit den Decoderausgaben der Zeilendecoder (19).

18. Eine Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass jeder der Zeilendecoder (19) umfasst:

einen ersten Transistor (123), der eine erste Polarität aufweist, zum Vor-Laden eines Ausgangsknotens (122) auf einen Spannungspegel gleich dem Spannungspegel der verstärkten Spannung (Vint) auf Grundlage eines Vor- Ladesteuersignals (PRE); und

eine Vielzahl von zweiten Transistoren (124), die eine zweite Polarität aufweisen, und jeweilig einen Source- Drain-Pfad und ein Gate aufweisen, wobei die Source-Drain- Pfade in Serie mit dem Ausgangsknoten (122) und einem Massepotentialknoten verbunden sind, und die Gates die Adresssignale empfangen.

19. Eine Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass jeder der Vor-Decoder (19a) umfasst:

einen dritten Transistor (113), der eine erste Polarität aufweist, um auf Grundlage eines Vor-Ladesteuersignals (PRE) einen Ausgangsknoten (112) auf einen Spannungspegel gleich dem Spannungspegel der verstärkten Spannung (Vint) vorzuladen; und

eine Vielzahl von vierten Transistoren (114), die eine zweite Polarität aufweisen und jeweilig einen Source- Drain-Pfad und ein Gate aufweisen, wobei die Source-Drain- Pfade in Serie zwischen dem Ausgangsknoten (112) und einem Massepotentialknoten verbunden sind, und die Gates die Adresssignale empfangen.

20. Eine Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass jede der Wortleitungstreiber (19c) eine Inverterschaltung (131) ist, wobei die Inverterschaltung (131) mit einem Decoderausgang des Vor- Decoders (19a) als einem Energieversorgungspotential und einem Massepotential als einem weiteren Energieversorgungspotential versorgt wird, und weiter mit einem Decoderausgang des Zeilendecoders (19b) versorgt wird.

21. Eine Halbleiterspeichervorrichtung nach Anspruch 1, umfassend: eine Vielzahl von in einer Linie angeordnete Speicherzellanordnungen (150), wobei jede der Speicherzellanordnungen eine Vielzahl von Speicherzellen umfasst, die mit der ersten und zweiten Bitleitung (BL, BL) und Wortleitungen (WL) verbunden sind;

eine Vielzahl von Abfühlverstärkern (15), um in den Speicherzellen der Speicherzellanordnungen (150) gespeicherte Daten abzufühlen, wobei jeder der Abfühlverstärker (15) zwischen benachbarten zwei der Speicherzellenanordnungen (150) angeordnet ist;

eine Vielzahl von Schaltanordnungen (18a, 18b) zum Übertragen von Daten von den Speicherzellen der Speicherzellenanordnungen (150) zu den Abfühlverstärkern (15), wobei jede der Schaltanordnungen (18a, 18b) zwischen einer der Speicherzellanordnungen (150) und einem benachbarten der Abfühlverstärker (15) angeordnet ist; und

eine Vielzahl von Lade/Ausgleichsschaltungen (14a, 14b), jede auf ein Lade/Ausgleichssignal ansprechend, um die erste und zweite Bitleitung (BL, BL) mit einer Ladespannung zu laden, und um die erste und zweite Bitleitung mit dem gleichen ausgeglichenen Spannungspegel auszugleichen, wobei jede der Lade/Ausgleichsschaltungen (14a, 14b) zwischen einer der Speicherzellanordnungen (150) und einem benachbarten der Abfühlverstärker (15) angeordnet ist.

22. Die Halbleiterspeichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass sie weiter umfasst:

eine Leitung (151a) zum Empfangen einer übertragenen Verstärkungsspannung (Vint), die größer als ein Spannungspegel einer Eingangsenergieversorgungsspannung (Vcc) ist;

eine Vielzahl von Wortleitungsauswahlschaltungen (19), die parallel angeordnet sind zu einer Anordnung aus den Speicherzellanordnungen (150), den Abfühlverstärkern (15) und den Schaltanordnungen (18a, 18b), wobei die Wortleitungsauswahlschaltungen (19) ausgebildet sind, mit den Speicherzellanordnungen (150) verbundene Wortleitungen auf Adresssignale ansprechend auszuwählen, und wobei an diese die verstärkte Spannung (Vint), die zu den Wortleitungen übermittelt wird, angelegt wird;

eine Vielzahl von Pegelumwandlungsschaltungen (153), an die die zu der Leitung (151a) übermittelte Verstärkungsspannung (Vint) anzulegen ist, um einen ersten Spannungspegel eines Eingangssteuersignals in einen Spannungspegel der verstärkten Spannung (Vint) zu wandeln, und um ein dadurch erhaltenes Steuersignal an die Lade/Ausgleichsschaltungen (14a, 14b) als das Lade/Ausgleichssignal anzulegen, wobei jede der Pegelwandlerschaltungen (153) zwischen benachbarten der Wortleitungsauswahlschaltungen (19) angeordnet ist.

23. Die Halbleiterspeichervorrichtung nach Anspruch 22, dadurch gekennzeichnet, dass die Leitung (151a) benachbart ist zu einer Anordnung aus den Wortleitungsauswahlschaltungen (19) und den Pegelwandlerschaltungen (153).

24. Die Halbleiterspeichervorrichtung nach Anspruch 22, dadurch gekennzeichnet, dass sie weiter eine Vielzahl von Leitungen (151b) umfasst, an die an die Speicherzellanordnungen (150) gelieferte Adresssignale übermittelt werden, wobei sich die Vielzahl von Leitungen (151b) parallel zu der Leitung (151a) erstrecken, an die die verstärkte Spannung (Vint) zu übermitteln ist.