DE4300826A1 - Halbleiterspeichervorrichtung mit dreifacher Wannenstruktur - Google Patents

Halbleiterspeichervorrichtung mit dreifacher Wannenstruktur

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DE4300826A1
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Dong-Sun Min
Dong-Soo Jun
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Description

Die vorliegende Erfindung bezieht sich auf eine Halblei­ tervorrichtung und insbesondere auf eine Halbleiterspeicher­ vorrichtung mit einer dreifachen Wannenstruktur.
Da die Kapazität und Dichte von Halbleiterspeichervor­ richtungen stark zunehmen, ist es notwendig, die Struktur und die Prozeßtechnik für eine Halbleiterspeichervorrichtung zu ändern. In der Praxis wurde eine dreidimensionale Struk­ tur bei Halbleiterspeichervorrichtungen mit einer Kapazität über 4 Megabit verwendet, um eine hohe Komplexität auf einer begrenzten Fläche zu erreichen. Zusätzlich wurde bei Verrin­ gerung der Größe der in der Halbleiterspeichervorrichtungen verwendeten MOS-Transistoren eine geringere interne Quell­ spannung verwendet. Auf Grund der hohen Komplexität werden Rauschprobleme verursacht. Natürlich ist es auch notwendig, daß die Speichervorrichtung mit einer geringstmöglichen Da­ tenzugriffszeit arbeitet, um den Leistungsverbrauch zu redu­ zieren.
Fig. 10A zeigt ein DRAM der Größenordnung von 64 Mega­ bit, das vier Speicherzellenblöcke 100, 110, 120, 130 der Größe von 16 Megabit, Zeilendeko­ dier/Wortleitungstreiberblöcke 300, 310, vier Spaltendeko­ dierblöcke 200, 210, 220, 230, die jeweils mit den vier Speicherzellenblöcken 100, 110, 120, 130 verbunden sind, einen peripheren Schaltkreisbereich 400 und Anschlußbereiche 500, 510 umfaßt. Der Speicherzellenblock 100 ist mit einer Mehrzahl von Speicherzellen, Wortleitungen, Bitleitungen und Leseverstärkern ausgestattet, während der periphere Schalt­ kreisbereich 400 mit Eingangspuffern in Transistor-Transi­ storlogik (TTL), Dateneingabepuffern und Ausgabetreibern versehen ist. Die Zeilendekodie­ rer/Wortleitungstreiberbereiche 300, 310 sind mit einem Tak­ timpulsgenerator zum Erzeugen von Wortleitungstaktimpulsen versehen. Diese sind CMOS-Schaltkreise, die aus einer Mehr­ zahl von NMOS- und PMOS-Transistoren bestehen, die durch eine Mehrzahl von Wannen und Diffusionsbereichen gebildet werden, die auf einem einzigen Substrate oder einer Scheibe (Wafer) angeordnet sind. Die Fig. 10B, 10C, 10D und 10E zeigen typische Schaltkreise, die in dem Speicherzellenbe­ reich 100 und im peripheren Schaltkreisbereich 400 angeord­ net sind. Fig. 10B zeigt einen Schaltkreis für Bitleitungen, der Bitleitungsausgleichsschaltkreise 50 und 60, Speicher­ zellen 51 und 61, N-typ und P-typ Leseverstärker 52 und 62, Trenngatter 53 und 63, ein Spaltengatter 55, Wortleitungen WL1 und WL2 und Bitleitungen BL und BL umfaßt. Auf gleiche Weise umfaßt ein Taktimpulsgenerator nach Fig. 10C zum Er­ zeugen von Taktimpulsen zum Antreiben einer Zeilendekodie­ rer/Wortleitung einen TTL-Eingabepuffer nach Fig. 10D für RAS, einen Datenausgabepuffer/Treiber nach Fig. 10E, usw., wie in der Technik wohlbekannt ist. Es sollte jedoch festge­ stellt werden, daß sich die Transistoren 86, 87, 88, an die in den Zeichnungen eine Backgatespannung VBB angelegt ist, auf die vorliegende Erfindung beziehen.
Beim Herstellen einer Halbleiterspeichervorrichtung nach Fig. 10A unter Verwendung eines P-typ Substrats wird eine N- Wanne mit einem PMOS-Transistor in dem Substrat geformt und ein NMOS-Transistor in dem Substrat geformt. In diesem Fall wird an das Substrat eine Vorspannung eines gegebenen Pe­ gels, normalerweise das Erdpotential, angelegt und die N- Wanne mit der Backgatespannung versehen, die auch manchmal als "Wannenvorspannung" bezeichnet wird, um die Schwellspan­ nung des Transistors einzustellen. Wenn das Substrat jedoch ein N-typ Substrat mit einer P-Wanne ist, wird an die P-typ Wanne die Backgatespannung angelegt, um die Schwellspannung des in der P-Wanne gebildeten NMOS-Transistors einzustellen. Eine Technik, die sich auf die Backgatespannung bezieht, ist in der koreanischen Patentanmeldung Nr. 86-6557 offengelegt und besteht darin, daß die Spannung an die P-Wanne mit einem Zellentransistor angelegt wird, um einen Datenverlust auf­ grund von Unterschieden in den Schwellspannungen eines Wort­ leitungstreibertransistors und des Zellentransistors zu ver­ hindern. In der Tat besitzt eine Speichervorrichtung hoher Komplexität mit wenigstens über 16 Megabit Millionen von Wannen im Substrat, wobei an die Wannen eine Wannenvorspan­ nung oder eine Backgatespannung angelegt ist, deren Wert sich nach der Verwendung der Elemente richtet.
Fig. 11 zeigt das Anlegen einer Wannenvorspannung in ei­ nem Speicherzellenbereich und in einem peripheren Schalt­ kreisbereich. Eine dreifache Wannenstruktur, die aus N⁺/P/N- Bereichen besteht, wie in Fig. 11 gezeigt, wurde offengelegt in IEEE JSSC ("A 45ns 16Mbit DRAM with Triple-Well Struc­ ture", IEEE JSSC., Vol 24, Nr. 5, Oktober 1989, Seiten 1170-1174). Der Speicherzellenbereich 100 besitzt eine N-Wanne 22 mit einer P-Wanne 23. Es ist sofort klar, daß ein in der P- Wanne 23 geformter NMOS-Transistor 31 und ein in der N-Wanne 22 geformter PMOS-Transistor 32 jeweils N-typ und P-typ Le­ severstärker in dem Speicherzellenbereich 100 bilden. In dem peripheren Schaltkreisbereich 400 sind ein in einer P-Wanne 24 geformter NMOS-Transistor 33 und ein in einer N-Wanne 25 vorgesehener PMOS-Transistor 34 jeweils als TTL-Eingabepuf­ fer und Datenausgabetreiber vorgesehen. In dem Speicherzel­ lenbereich 100 wird an eine Vorspannungselektrode 26 der P- Wanne 23 (oder an eine Backgateelektrode des NMOS-Transi­ stors 31) das Erdpotential Vss oder eine negative Spannung VBB angelegt, und an eine Vorspannungselektrode 27 der N- Wanne 22 (oder an eine Backgateelektrode des PMOS-Transi­ stors 32) die Quellspannung Vcc angelegt. In dem peripheren Schaltkreisbereich 400 wird an eine Vorspannungselektrode 28 der P-Wanne 24 (oder an eine Backgateelektrode des NMOS- Transistors 33) das Erdpotential Vss oder eine Backgatespan­ nung VBB angelegt, und an eine Vorspannungselektrode 29 der N-Wanne 25 (oder an eine Backgateelektrode des PMOS-Transi­ stors 34) die Quellspannung Vcc angelegt. Eine Elektrode 30 des P-typ Substrate 21 ist geerdet. Die N-Wanne 22, die in dem Speicherzellenbereich 100 geformt ist, trennt elektrisch die P-Wanne 23 von dem P-typ Substrat 21 und verhindert Stö­ rungen zwischen den Wannenvorspannungen der Wannen. Dies ist der Vorteil der in einer Speichervorrichtung hoher Komplexi­ tät verwendeten Drei-Wannenstruktur.
Wenn jedoch an die Wannenvorspannungselektroden 26 und 28 der P-Wannen 23 und 24 das Erdpotential Vss oder die Backgatespannung VBB angelegt wird, tritt folgendes Problem auf. Zunächst wird bei dem Erdpotential Vss, da die meisten der Bitleitungen in dem P-Wannenbereich des Speicherzellenbereichs geformt sind, deren elektrostatische spezifische Kapazität erhöht, so daß das Verhältnis CB/Cs der Bitlei­ tungskapazität CB zur Speicherzellenspeicherkapazität Cs un­ günstig erhöht wird. Eine Bitleitung ist mit einem N+-Diffu­ sionsbereich verbunden, der ein Drain des NMOS-Transistors 31 ist, der einen Leseverstärker des Stromspiegeltyps bildet und in der P-Wanne 23 der Speicheranordnung gebildet ist, wie durch den Leseverstärker 52 der Fig. 10B gezeigt. Wenn die Bitleitungskapazität größer ist als die Speicherkapazi­ tät, wird die Zeit, die zum Datenzugriff benötigt wird, ver­ längert. Das ist in der Technik wohlbekannt. Außerdem steht, da an die P-Wannen des Speicherzellenbereichs und des peri­ pheren Schaltkreisbereichs gemeinsam das Erdpotential ange­ legt wird, das von dem Erdpotential in dem peripheren Schaltkreisbereich erzeugte Rauschen mit dem Erdpotential in dem Speicherzellenbereich in Wechselwirkung. Dies kann die Betriebseigenschaften der Speicherzellenanordnung negativ beeinflussen.
Wenn jedoch die negative Spannung VBB an die Vorspan­ nungselektroden 26 und 28 angelegt wird und Transistoren mit einem kurzen Kanal in dem peripheren Schaltkreisbereich ver­ wendet werden, verursacht der kurze Kanal einen Abfall der Schwellspannung, bevor die von einem negativen Spannungsge­ nerator erzeugte negative Spannung VBB den gewünschten, nor­ malen Wert erreicht, so daß das Latch-up-Phänomen auftreten kann. Die negative Spannung wird nicht wie die Quell- und Erdspannungen auf einem festen Wert gehalten, so daß ein ge­ eigneter Ausgleich durch einen kontinuierlichen Rückkopp­ lungsbetrieb erforderlich ist, um den normalen Spannungspe­ gel zu halten. Ein Oszillator, eine Ladungspumpe, usw. wer­ den verwendet, um die negative Spannung auf dem gewünschten, normalen Spannungspegel zu halten. Dieses Latch-up-Phänomen, das durch eine Schwankung der negativen Spannung verursacht wird, beeinflußt parasitische Elemente, die von parasiti­ schen Übergängen im Substrat gebildet werden, was zu einer fehlerhaften Funktion der Halbleiterspeichervorrichtung führt.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung zum Verhindern einer Fehlfunktion einer Halbleiterspeichervorrichtung, die durch Spannungsquellen rauschen zwischen einem Speicherzellenbereich und einem pe­ ripheren Schaltkreisbereich verursacht wird, zur Verfügung zu stellen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Vorrichtung zum Bereitstellen einer stabilen elektri­ schen Isolierung zwischen Substrat und Wannen einer Halblei­ terspeichervorrichtung hoher Komplexität zur Verfügung zu stellen.
Diese und weitere Aufgaben werden durch in den beigefüg­ ten Patentansprüchen definierte Vorrichtung gelöst.
Insbesondere wird entsprechend der vorliegenden Erfin­ dung zur Verfügung gestellt: eine Halbleitervorrichtung mit einem Speicherzellenbereich und einem peripheren Schalt­ kreisbereich, die in einem Substrat eines ersten Leitfähig­ keitstyps integriert sind, wobei der Speicherzellenbereich eine Mehrzahl von Wortleitungen, Bitleitungen, Speicherzel­ len, Leseverstärkern, Zeilendekodierern und Wortleitungs­ treibern aufweist und der periphere Schaltkreisbereich eine Mehrzahl von TTL-Eingabepuffern und Datenausgabetreibern aufweist. Die Vorrichtung umfaßt eine erste Gruppe von Span­ nungsversorgungsanschlüssen allein zum Versorgen des Speicherzellenbereichs, eine zweite Gruppe von Spannungsver­ sorgungsanschlüssen allein zum Versorgen des peripheren Schaltkreisbereichs, eine dritte Gruppe von Spannungsversor­ gungsanschlüssen allein zum Versorgen der Mehrzahl von Wort­ leitungen und TTL-Eingabepuffern, eine vierte Gruppe von Spannungsversorgungsanschlüssen allein zum Versorgen der Da­ tenausgabetreiber, erste Wannen des zweiten Leitfähigkeits­ typs mit Wannen wenigstens des ersten Leitfähigkeitstyps, die in dem Speicherzellenbereich geformt sind und mit der ersten Gruppe von Spannungsversorgungsanschlüssen verbunden sind, zweite Wannen des zweiten Leitfähigkeitstyps mit Wan­ nen wenigstens des ersten Leitfähigkeitstyps, die in dem pe­ ripheren Schaltkreisbereich geformt sind und mit der zweiten Gruppe von Spannungsversorgungsanschlüssen verbunden sind, eine erste Mehrzahl von MOS-Transistoren des zweiten Leitfä­ higkeitstyps, die in ersten Wannen des ersten Leitfähig­ keitstyps geformt und mit der dritten Gruppe von Spannungs­ versorgungsanschlüssen verbunden sind, und eine zweite Mehr­ zahl von MOS-Transistoren des zweiten Leitfähigkeitstyps, die in zweiten Wannen des ersten Leitfähigkeitstyps geformt und mit der vierten Gruppe von Spannungsversorgungsanschlüs­ sen verbunden sind.
Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen beispielhaft beschrieben.
Die Fig. 1A, 1B und 1C zeigen ein Ausführungsbeispiel der vorliegenden Erfindung.
Die Fig. 2A und 2B zeigen ein weiteres Ausführungs­ beispiel der vorliegenden Erfindung angewandt auf einen Speicherzellenbereich und einen peripheren Schaltkreisbe­ reich.
Fig. 3 zeigt Spannungsversorgungsanschlüsse, die bei den Ausführungsbeispielen der Fig. 1A, 1B und 1C und der Fig. 2A und 2B der vorliegenden Erfindung verwendet werden.
Fig. 4 ist ein bevorzugtes Ausführungsbeispiel der vor­ liegenden Erfindung entsprechend den Fig. 1A, 1B und 1C und den Fig. 2A und 2B.
Fig. 5 zeigt den Aufbau von MOS-Kondensatoren nach der vorliegenden Erfindung.
Fig. 6 zeigt die Verarbeitungsschritte zum Herstellen einer dreifachen Wanne, wie sie in der vorliegenden Erfin­ dung verwendet wird.
Die Fig. 7, 8 und 9 zeigen jeweils die Ausgangscha­ rakteristiken eines negativen Spannungsgenerators, eines Spannungspumpschaltkreises und eines internen Spannungsgene­ rators.
Fig. 10A zeigt die Struktur eines DRAM der Größenordnung von 64 Megabit, die Fig. 10B und 10C zeigen Bitleitungs­ schaltkreise und einen Zeilendekodier/Wortleitungstreiber- Taktimpulsgenerator, die jeweils in einem Speicherzellenbe­ reich gebildet sind, und die Fig. 10D und 10E zeigen einen TTL-Eingabepuffer und einen Datenausgabepuf­ fer/treiber, die jeweils in einem peripheren Schaltkreisbe­ reich gebildet sind.
Fig. 11 ist ein schematisches Diagramm, das ein herkömm­ liches Verfahren zum Anlegen einer Wannenvorspannung im Speicherzellenbereich und im peripheren Schaltkreisbereich der Fig. 10 zeigt.
Fig. 1 zeigt, wie eine Wannenvorspannung (oder eine Backgatespannung) entsprechend der vorliegenden an eine Vor­ richtung der Fig. 11 angelegt wird. Wie in Fig. 1A gezeigt, ist die an eine P-Wanne 23 des Speicherzellenbereichs 100 angelegte Wannenvorspannung eine negative Spannung VBB. Wei­ terhin wird das Erdpotential Vss an eine P-Wanne 24 des pe­ ripheren Schaltkreisbereichs 400 angelegt. Die an die in dem Speicherzellenbereich und dem peripheren Schaltkreisbereich geformten N-Wannen 22 und 25 angelegte Wannenvorspannung ist eine Quellspannung Vcc. Der Speicherzellenbereich stellt eine P-Wanne 23 mit einer daran angelegten negativen Span­ nung zur Verfügung, um den Übergang zwischen der P-Wanne und einem N+-Diffusionsbereich, der ein Drain des NMOS-Transi­ stors 31 ist, in Sperrichtung vorzuspannen, wodurch die Bit­ leitungskapazität verringert wird. Dies reduziert das Ver­ hältnis CB/Cs von Bitleitungskapazität CB zur Speicherzel­ lenspeicherkapazität Cs. Zusätzlich sind die an die P-Wannen des Speicherzellenbereichs und des peripheren Schaltkreisbe­ reichs angelegten Wannenvorspannungen jeweils die negative und die Erdspannung, um Störrauschen zu verhindern. Außerdem legt der periphere Schaltkreis die Erdspannung an die P- Wanne 24 an, so daß das Latch-up-Phänomen aufgrund eines kurzen Kanals im Vergleich mit dem Stand der Technik be­ trächtlich reduziert wird.
Wie in Fig. 1B gezeigt, wird in einem peripheren Schalt­ kreisbereich 400 an eine N-Wanne 25 eine Quellspannung Vcc und an eine P-Wanne 24 die Erdspannung Vss oder die Backga­ tespannung VBB angelegt, während in dem Speicherzellenbe­ reich 100 an einen N-Wanne 22 eine höhere Spannung Vpp , die hiernach als "Pumpspannung" bezeichnet wird, als die Quell­ spannung und an eine P-Wanne 23 die Erdspannung oder eine negative Spannung angelegt werden. Die Pumpspannung Vpp wird von einem Hochspannungsgenerator erzeugt, der in einer Halb­ leiterspeichervorrichtung angeordnet ist. In diesem Fall ist es notwendig, daß das von der Quellspannung erzeugte Rau­ schen des peripheren Schaltkreisbereichs den Speicherzellen­ bereich nicht negativ beeinflußt.
Wie in Fig. 1C gezeigt, wird in dem peripheren Schalt­ kreisbereich 400 an eine N-Wanne 25 eine Quellspannung Vcc oder eine niedrigere Spannung VINT, die hiernach "interne Spannung" genannt wird, als die Quellspannung Vcc angelegt und an eine P-Wanne 24 die Erdspannung oder eine negative Spannung angelegt, während in dem Speicherzellenbereich 100 an eine N-Wanne 22 die interne Spannung VINT und an eine P- Wanne 23 das Erdpotential Vss oder die negative Spannung VBB angelegt werden. Dies erzeugt dieselbe Wirkung wie in Fig. 1B.
Wie in Fig. 2A gezeigt, sind in einem P-typ Substrat 70 zwei isolierte N-Wannen 71 und 72 gebildet. Die N-Wanne 71 besitzt einen P-Wanne 73 mit einem NMOS-Transistor 74, der einen N-typ Leseverstärker in einem Speicherzellenbereich bildet. Es wurde in obiger Beschreibung festgestellt, daß ein in der N-Wanne 72 gebildeter PMOS-Transistor 75 einen P- typ Leseverstärker in dem Speicherzellenbereich bildet. An die P-Wanne 73 wird als negative Wannenvorspannung (oder Backgatespannung) eine negative Spannung VBB angelegt, an die die P-Wanne 73 umschließende N-Wanne 71 wird eine Pump­ spannung Vpp oder interne Spannung VINT angelegt, und an die von der N-Wanne 71 isolierte N-Wanne 72 wird eine Quellspan­ nung Vcc angelegt. So stört das von der Quellspannung indu­ zierte Rauschen nicht die Wannenvorspannung der P-Wanne 73, wodurch die Funktion der Halbleiterspeichervorrichtung sta­ bilisiert wird.
Wie in Fig. 2B zur Anwendung auf einen peripheren Schaltkreisbereich gezeigt, umschließt eine N-Wanne 81 eine P-Wanne 83 mit einem NMOS-Transistor 86, während eine von der N-Wanne 81 getrennte N-Wanne 82 eine P-Wanne 84 mit NMOS-Transistoren 87 und 88 umschließt. Es ist festzustel­ len, daß der Transistor 86 ein NMOS-Transistor eines TTL- Eingabepuffers ist und die Transistoren 87 und 88 in einem Datenausgabepuffer/Ausgabetreiber (siehe Fig. 10E) geformt sind. Backgatespannungen (oder Vorspannungen der P-Wannen) für die NMOS-Transistoren sind alles negative Spannungen VBB. Die P-Wannen 83 und 84 sind von dem Substrate 70 durch die jeweiligen N-Wannen 81 und 82, an die die Quellspannung Vcc, die von getrennten Spannungsversorgungsanschlüssen be­ reitgestellt wird, angelegt ist, getrennt.
Herkömmlicherweise beeinflußt, da der Spannungsversor­ gungsanschluß für eine Halbleiterspeichervorrichtung aus ei­ nem einzigen Quellspannungsanschluß und einem einzigen Erd­ potentialanschluß besteht, das in der in dem peripheren Schaltkreisbereich verwendeten Spannungsquelle erzeugte Rau­ schen den Speicherzellenbereich. Um dieses Problem zu lösen, verwendet die vorliegende Erfindung, wie in Fig. 3 gezeigt, eine Mehrzahl von Spannungsversorgungsanschlüssen VCCLA, VCRA, VSSLA, VSSRA für den Speicherbereich und VCCLP, VCCRP, VSSLP, VSSRP für den peripheren Schaltkreis. In diesem Fall werden die Spannungsversorgungsanschlüsse VCCLA, VSSLA, VCCLP, VSSLP für die linke Seite und die Spannungsversorgungs­ anschlüsse VCCRA, VSSRA, VCCRP, VSSRP für die rechte Seite verwendet. Außerdem sind linke und rechte Erdpotentialan­ schlüsse VSSLQ und VSSRQ für einen Wortleitungs/TTL-Eingabe­ puffer vorgesehen. Außerdem sind ein zusätzlicher Spannungs­ quellenanschluß VCCRD und ein Erdpotentialanschluß VSSRD für einen Datenausgabetreiber vorgesehen. Daher wird das in ei­ nem der Anschlüsse induzierte Rauschen nicht auf einen ande­ ren Anschluß übertragen.
Der Betrieb des erfindungsgemäßen Schaltkreises wird nun unter Bezugnahme auf Fig. 4 beschrieben. In dem P-typ Halb­ leitersubstrat 70 besitzt der Speicherzellenbereich 100 ge­ trennte erste und zweite N-Wannen 22 und 91, und der peri­ phere Schaltkreisbereich 400 besitzt getrennte dritte, vierte und fünfte N-Wannen 25, 81, 82 und eine erste P-Wanne 24. Die erste N-Wanne 22 umfaßt eine zweite P-Wanne 23 und einen ersten PMOS-Transistor 32. Die zweite P-Wanne 23 um­ faßt einen ersten NMOS-Transistor 31, der in einer Speicher­ zelle verwendet wird, einen N-typ Leseverstärker, ein Ein­ gabe/Ausgabegatter, einen Zeilendekodie­ rer/Wortleitungstreiber und einen Ausgleichsschaltkreis. Die Backgatespannung des ersten NMOS-Transistors 31 (oder Vor­ spannung der zweiten P-Wanne 23) ist eine negative Spannung VBB. Der erste PMOS-Transistor 32 wird als ein P-Kanal Lese­ verstärker verwendet und seine Backgatespannung ist eine Feldquellspannung VCCA (VCCLA oder VCCRA). Ein zweiter PMOS- Transistor 92, der in der zweiten N-Wanne 91 geformt ist, wird als Wortleitungstreiber-Taktimpulsgenerator (Fig. 10C) verwendet, und seine Backgatespannung (oder Wannenvorspan­ nung für die zweite N-Wanne) ist eine Pumpspannung Vpp. Die dritte N-Wanne 25 des peripheren Schaltkreisbereichs 400 ist mit einem PMOS-Transistor 34 versehen, dessen Backgatespan­ nung eine periphere Quellspannung VCCP (VCCLP oder VCCRP) ist. In der ersten P-Wanne 24 ist ein NMOS-Transistor 33 ge­ formt, dessen Backgatespannung eine periphere Erdspannung VSSLP (VSSLP oder VSSRP) ist. In der vierten N-Wanne 81 ist eine dritte P-Wanne 83 mit einem NMOS-Transistor 86 geformt, dessen Backgatespannung die negative Spannung VBB ist. Ein an die Source des Transistors 86 angelegtes Erdpotential ist das Erdpotential VSSQ (VSSLQ oder VSSRQ) für eine Wortlei­ tung oder einen TTL-Eingabepuffer. In der fünften N-Wanne 82 ist die vierte P-Wanne 84 mit NMOS-Transistoren 87 und 88 für die Ausgabe der Fig. 10E geformt. An die Source des Transistors 88 wird ein Treibererdpotential VSSD, und an das Drain des Transistors 87 ein Treiberquellpotential VSSD an­ gelegt. Die Backgatespannung der Transistoren 87 und 88 (oder die Vorspannung der vierten P-Wanne) ist die negative Spannung VBB. An die fünfte N-Wanne 82 wird die periphere Quellspannung VCCP (VCCLP oder VCCRP) angelegt.
Für den Fachmann ist sofort klar, daß die Vorspannungen (oder die Backgatespannungen der Transistoren), die an die Wannen angelegt sind, anders eingestellt werden können. Na­ türlich kann das Ausführungsbeispiel der Fig. 4 auch bei ei­ nem N-typ Substrat angewandt werden.
Wie in Fig. 5 gezeigt, kann die erfindungsgemäße dreifa­ che Wannenstruktur zum Aufbau eines MOS-Kondensators verwen­ det werden. Wie in Fig. 5A gezeigt, wird eine erste gemein­ same Elektrode, an die eine Quellspannung Vcc angelegt wird, durch Verbinden des Gates 111 eines NMOS-Transistors, von P+-Diffusionsbereichen 107 und 108 und einem N+-Diffusions­ bereich 109, die in einer N-Wanne 102 geformt sind, erhal­ ten. Außerdem wird eine zweite gemeinsame Elektrode, an die eine Erdspannung Vss angelegt wird, durch Verbunden von N+- Diffusionsbereichen 104 und 105, die in einer P-Wanne 103 geformt sind, eines P+-Diffusionsbereichs 106 zum Anlegen einer Backgatespannung, eines P+-Diffusionsbereichs 110, der in einem Substrat 101 geformt ist und des Gates 112 eines PMOS-Transistors erhalten. Somit wird eine Kondensatorstruk­ tur mit parallel geschalteten NMOS- und PMOS-Kondensatoren erhalten. In Fig. 5B sind PMOS- und NMOS-Kondensatoren in Reihe geschaltet, wobei ihre Gates mit Taktimpulsen beauf­ schlagt sind. In diesem Fall sind alle in einer P-Wanne ge­ bildeten Diffusionsbereiche gemeinsam mit dem Erdpotential verbunden, und alle in einer N-Wanne gebildeten Diffusions­ bereiche sind gemeinsam mit einer Quellspannung verbunden. Außer diesen können weitere Ausführungen erhalten werden.
Fig. 6 zeigt die Verfahrensschritte zum Herstellen der erfindungsgemäßen, dreifachen Wannenstruktur. Es ist sofort klar, daß ein P-typ Silizium-Einkristallsubstrat 1 als Sub­ strat verwendet wird. Das Substrat 1 wird der Reihe nach mit einer Oxydschicht 2 und einer Nitridschicht 3 bedeckt, wie in Fig. 6A gezeigt. Ein Photolackmuster 4 wird auf der Ni­ tridschicht 4 gebildet, um die Nitrid- und Oxydschichten 3 und 2 selektiv zu ätzen, um ein Fenster 5 zu bilden, durch das Verunreinigungsionen der fünften Elementgruppe wie Arsen und Phosphor zum Bilden einer N-Wanne implantiert werden, wie in Fig. 6B gezeigt. Wie in Fig. 6C gezeigt, wird die freigelegte Oberfläche des Substrats einer Naßoxydation un­ terworfen und die implantierten Verunreinigungsionen werden zum Bilden der N-Wanne 7 eindiffundiert. Die freigelegte Oberfläche des Substrats wird mit einer dicken Oxydschicht 6 bedeckt. In dem Schritt der Fig. 6D wird nach Entfernen der dicken Oxydschicht 6, der verbliebenen Oxyd- und Nitrid­ schichten 2 und 3 eine dünne Fülloxydschicht 8 auf dem Sub­ strat abgeschieden. Ein zweites Photolackmuster 9 wird auf der dünnen Fülloxydschicht 8 geformt und Verunreinigungsio­ nen der dritten Elementgruppe wie etwa Bor werden implan­ tiert. Dann werden, wie in Fig. 6E gezeigt, P-Wannen 10 und 11 innerhalb und außerhalb der N-Wanne 7 geformt. Danach werden für die Wannen erforderliche Transistoren und ent­ sprechende Kontaktdiffusionsbereiche für eine Backgatespan­ nung (oder Wannenvorspannung) geformt.
Die Fig. 7, 8 und 9 zeigen jeweils die Ausgangscha­ rakteristiken des negativen Spannungsgenerators (VBB), des Pumpspannungsgenerators (Vpp) und des internen Spannungsge­ nerators (VINT) nach der vorliegenden Erfindung. Der nega­ tive Spannungsgenerator und der interne Spannungsgenerator werden allgemein in DRAMs verwendet. Die Charakteristiken des Pumpspannungsgenerators sind in IEEE JSSC, August 1991, Seite 1171 offengelegt.
Auch wenn die obigen Ausführungsbeispiele auf ein P-typ Substrat ausgeführt wurden, können sie auch bei einem N-typ Substrat ausgeführt werden. Außerdem kann die vorliegende Erfindung in allen Vorrichtungen verwendet werden, die mit CMOS-Verfahren bei DRAMs hergestellt werden.

Claims (22)

1. Halbleitervorrichtung, dadurch gekennzeichnet, daß sie umfaßt:
eine erste Wanne (22) eines zweiten Leitfähigkeitstyps, die in einem Halbleitersubstrat (21) des ersten Leitfähig­ keitstyps geformt ist und mit einer ersten Vorspannung (Vcc) belegt ist;
eine Wanne des ersten Leitfähigkeitstyps (23), die in der ersten Wanne des zweiten Leitfähigkeitstyps geformt ist und mit einer zweiten Vorspannung (VBB) belegt ist; und
eine zweite Wanne (25) des zweiten Leitfähigkeitstyps, die in der Wanne des ersten Leitfähigkeitstyps geformt ist und mit der zweiten Vorspannung verbunden ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß an das Halbleitersubstrat des ersten Leit­ fähigkeitstyps eine dritte Vorspannung (Vss) angelegt ist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die Wanne des ersten Leitfähigkeitstyps einen aktiven Bereich eines MOS-Transistors (31) des zweiten Leitfähigkeitstyps umfaßt.
4. Halbleitervorrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß wenigstens eine der Wannen des zweiten Leitfähigkeitstyps einen aktiven Bereich eines MOS-Transi­ stors (34) des ersten Leitfähigkeitstyps umfaßt.
5. Halbleitervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß sie außerdem eine weitere Wanne (24) des zweiten Leitfähigkeitstyps mit einem MOS-Transistor (33) des ersten Leitfähigkeitstyps umfaßt, die von der Wanne des zweiten Leitfähigkeitstyps isoliert ist und mit einer vier­ ten Vorspannung (Vss) belegt ist.
6. Halbleitervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet, daß die erste Vorspannung um einen vorgegebe­ nen Wert höher ist als eine Quellspannung, die zweite Vor­ spannung eine negative Spannung ist, die dritte Vorspannung das Erdpotential ist und die vierte Vorspannung die Quell­ spannung ist.
7. Halbleitervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet, daß die erste Vorspannung um einen vorgegebe­ nen Wert niedriger ist als eine Quellspannung, die zweite Vorspannung eine negative Spannung ist, die dritte Vorspan­ nung das Erdpotential ist und die vierte Vorspannung die Quellspannung ist.
8. Halbleitervorrichtung mit einem Speicherzellenbereich (100) und einem peripheren Schaltkreisbereich (400), die in einem Substrat (21) des ersten Leitfähigkeitstyps integriert ist, dadurch gekennzeichnet, daß sie umfaßt:
eine erste Wanne (22) eines zweiten Leitfähigkeitstyps mit einem MOS-Transistor (32) des ersten Leitfähigkeitstyps, die in dem Speicherzellenbereich geformt ist und mit einer ersten Vorspannung (Vcc) belegt ist;
eine erste Wanne des ersten Leitfähigkeitstyps (23) mit einem MOS-Transistor (31) des zweiten Leitfähigkeitstyps, die in dem Speicherzellenbereich geformt ist und mit einer zweiten Vorspannung (VBB) belegt ist;
eine zweite Wanne des ersten Leitfähigkeitstyps (24) mit einem MOS-Transistor (33) des zweiten Leitfähigkeitstyps, die in dem peripheren Schaltkreisbereich geformt ist und mit einer dritten Vorspannung (Vss) belegt ist; und
eine zweite Wanne (25) des zweiten Leitfähigkeitstyps mit einem MOS-Transistor (34) des ersten Leitfähigkeitstyps, die in dem peripheren Schaltkreisbereich getrennt von der zweiten Wanne des ersten Leitfähigkeitstyps geformt ist und mit der ersten Vorspannung verbunden ist.
9. Halbleitervorrichtung nach Anspruch 8, dadurch ge­ kennzeichnet, daß das Substrat des ersten Leitfähigkeitstyps einen Diffusionsbereich hoher Konzentration des ersten Leit­ fähigkeitstyps umfaßt, der mit der dritten Vorspannung ver­ bunden ist.
10. Halbleitervorrichtung nach Anspruch 9 dadurch ge­ kennzeichnet, daß die erste Vorspannung eine Quellspannung ist, die zweite Vorspannung eine negative Spannung ist und die dritte Vorspannung das Erdpotential ist.
11. Halbleitervorrichtung nach Anspruch 10, dadurch ge­ kennzeichnet, daß sie außerdem einen negativen Spannungsge­ nerator zum Erzeugen der negativen Spannung umfaßt.
12. Halbleitervorrichtung mit einem Speicherzellenbe­ reich (100) und einem peripheren Schaltkreisbereich (400), die in einem Substrat (21) des ersten Leitfähigkeitstyps in­ tegriert ist, dadurch gekennzeichnet, daß sie umfaßt:
eine erste Wanne (22) eines zweiten Leitfähigkeitstyps mit einem MOS-Transistor (32) des ersten Leitfähigkeitstyps, die in dem Speicherzellenbereich geformt ist und mit einer ersten Vorspannung (Vpp) belegt ist;
eine erste Wanne des ersten Leitfähigkeitstyps (23) mit einem MOS-Transistor (31) des zweiten Leitfähigkeitstyps, die in der ersten Wanne des zweiten Leitfähigkeitstyps ge­ formt ist und mit einer zweiten Vorspannung (Vss) belegt ist;
eine zweite Wanne des ersten Leitfähigkeitstyps (24) mit einem MOS-Transistor (33) des zweiten Leitfähigkeitstyps, die in dem peripheren Schaltkreisbereich geformt ist und mit der zweiten Vorspannung belegt ist; und
eine zweite Wanne (25) des zweiten Leitfähigkeitstyps mit einem MOS-Transistor (34) des ersten Leitfähigkeitstyps, die in dem peripheren Schaltkreisbereich getrennt von der zweiten Wanne des ersten Leitfähigkeitstyps geformt ist und mit einer dritten Vorspannung (Vcc) verbunden ist.
13. Halbleitervorrichtung nach Anspruch 12, dadurch ge­ kennzeichnet, daß das Substrat des ersten Leitfähigkeitstyps einen Diffusionsbereich hoher Konzentration des ersten Leit­ fähigkeitstyps umfaßt, der mit der zweiten Vorspannung ver­ bunden ist.
14. Halbleitervorrichtung nach Anspruch 13, dadurch ge­ kennzeichnet, daß die erste Vorspannung um einen vorgegebe­ nen Wert höher ist als eine Quellspannung, die zweite Vor­ spannung das Erdpotential ist und die dritte Vorspannung die Quellspannung ist.
15. Halbleitervorrichtung nach Anspruch 13, dadurch ge­ kennzeichnet, daß die erste Vorspannung um einen vorgegebe­ nen Wert höher ist als eine Quellspannung, die zweite Vor­ spannung eine negative Spannung ist und die dritte Vorspan­ nung die Quellspannung ist.
16. Halbleitervorrichtung nach Anspruch 15, dadurch ge­ kennzeichnet, daß das Substrat des ersten Leitfähigkeitstyps einen Diffusionsbereich hoher Konzentration des ersten Leit­ fähigkeitstyps umfaßt, der mit dem Erdpotential verbunden ist.
17. Halbleitervorrichtung nach Anspruch 14 oder 15, da­ durch gekennzeichnet, daß sie außerdem einen Spannungspump­ schaltkreis umfaßt, um eine Spannung zu erzeugen, die um einen vorgegebenen Wert höher ist als die Quellspannung.
18. Halbleitervorrichtung nach Anspruch 12, dadurch ge­ kennzeichnet, daß die erste Vorspannung um einen vorgegebe­ nen Wert niedriger ist als eine Quellspannung, die zweite Vorspannung eine negative Spannung ist und die dritte Vor­ spannung die Quellspannung ist.
19. Halbleitervorrichtung nach Anspruch 18, dadurch ge­ kennzeichnet, daß die erste Vorspannung um einen vorgegebe­ nen Wert niedriger ist als die Quellspannung, die zweite Vorspannung eine negative Spannung ist und die dritte Vor­ spannung um einen vorgegebenen Wert niedriger als die Quellspannung ist.
20. Halbleitervorrichtung nach Anspruch 15, dadurch ge­ kennzeichnet, daß sie außerdem einen internen Spannungsgene­ rator zum Erzeugen einer Spannung umfaßt, die um einen vor­ gegebenen Wert niedriger ist als die Quellspannung.
21. Halbleitervorrichtung mit einem Speicherzellenbe­ reich (100) und einem peripheren Schaltkreisbereich (400), die in einem Substrat (21) eines ersten Leitfähigkeitstyps integriert sind, wobei der Speicherzellenbereich eine Mehr­ zahl von Wortleitungen, Bitleitungen, Speicherzellen, Lese­ verstärkern, Zeilendekodierern und Wortleitungstreibern auf­ weist und der periphere Schaltkreisbereich eine Mehrzahl von TTL-Eingabepuffern und Datenausgabetreibern aufweist, da­ durch gekennzeichnet, daß die Vorrichtung umfaßt:
eine erste Gruppe von Spannungsversorgungsanschlüssen allein zum Versorgen des Speicherzellenbereichs,
eine zweite Gruppe von Spannungsversorgungsanschlüssen allein zum Versorgen des peripheren Schaltkreisbereichs,
eine dritte Gruppe von Spannungsversorgungsanschlüssen allein zum Versorgen der Mehrzahl von Wortleitungen und TTL- Eingabepuffern,
eine vierte Gruppe von Spannungsversorgungsanschlüssen allein zum Versorgen der Datenausgabetreiber,
erste Wannen (22) des zweiten Leitfähigkeitstyps mit Wannen (23) wenigstens des ersten Leitfähigkeitstyps, die in dem Speicherzellenbereich geformt sind und mit der ersten Gruppe von Spannungsversorgungsanschlüssen verbunden sind,
zweite Wannen (25) des zweiten Leitfähigkeitstyps mit Wannen (24) wenigstens des ersten Leitfähigkeitstyps, die in dem peripheren Schaltkreisbereich geformt sind und mit der zweiten Gruppe von Spannungsversorgungsanschlüssen verbunden sind,
eine erste Mehrzahl von MOS-Transistoren (31, 33) des zweiten Leitfähigkeitstyps, die in ersten Wannen des ersten Leitfähigkeitstyps geformt und mit der dritten Gruppe von Spannungsversorgungsanschlüssen verbunden sind, und
eine zweite Mehrzahl von MOS-Transistoren (32, 34) des zweiten Leitfähigkeitstyps, die in zweiten Wannen des ersten Leitfähigkeitstyps geformt und mit der vierten Gruppe von Spannungsversorgungsanschlüssen verbunden sind.
22. Halbleitervorrichtung, dadurch gekennzeichnet, daß sie aufweist:
ein Halbleitersubstrat (101) des ersten Leitfähigkeits­ typs;
eine Wanne (102) des zweiten Leitfähigkeitstyps, die in dem Substrat geformt ist;
einen ersten MOS-Transistor (111) des zweiten Leitfähig­ keitstyps und einen ersten Diffusionsbereich (106) hoher Konzentration des ersten Leitfähigkeitstyps, die in einer Wanne des ersten Leitfähigkeitstyps geformt sind;
einen zweiten MOS-Transistor (112) des ersten Leitfähig­ keitstyps und einen zweiten Diffusionsbereich (109) hoher Konzentration des zweiten Leitfähigkeitstyps;
einen dritten Diffusionsbereich (110) hoher Konzentra­ tion des ersten Leitfähigkeitstyps, der in dem Substrat des ersten Leitfähigkeitstyps geformt ist;
wobei die Source (104) und das Drain (105) des ersten MOS-Transistors, der erste Diffusionsbereich (106) hoher Konzentration, das Gate des zweiten MOS-Transistors und der dritte Diffusionsbereich (110) hoher Konzentration gemeinsam miteinander verbunden sind.
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