DE4343284C2 - Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben - Google Patents

Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chereinrichtung und ein Verfahren zur Herstellung derselben.
Fig. 25 zeigt schematisch den Aufbau eines herkömmlichen dynami­ schen Direktzugriffsspeichers. Unter Bezugnahme auf Fig. 25 weist ein dynamischer Direktzugriffsspeicher ein Speicherzellen­ feld MA auf, in dem Speicherzellen zum Speichern von Information in einer Matrix von Zeilen und Spalten angeordnet sind, einen Adreßpuffer AB, der auf eine extern angelegte Adresse A0-An an­ spricht zum Erzeugen einer internen Adresse, einen X-Dekoder ADX zum Empfangen einer internen Zeilenadresse von dem Adreßpuffer AB zum Erzeugen eines Wortleitungsauswahlsignals, das eine entspre­ chende Zeile des Speicherzellenfeldes MA auswählt, einen Wortlei­ tungstreiberschaltkreis WD, der auf ein Wortleitungsauswahlsignal von dem X-Dekoder ADX anspricht zum Verstärken dieses Wortlei­ tungsauswahlsignals, um dasselbe zu einer ausgewählten Zeile (Wortleitung) zu übertragen, und einen Y-Dekoder ADY zum Empfan­ gen einer internen Spaltenadresse von dem Adreßpuffer AB zum Er­ zeugen eines Spaltenauswahlsignals, das eine entsprechende Spalte aus dem Speicherzellenfeld MA auswählt.
Der Adreßpuffer AB empfängt zeitlich geteilt eine Zeilenadresse, die eine Zeile und eine Spaltenadresse, die eine Spalte aus dem Speicherzellenfeld MA spezifiziert, zum Erzeugen einer internen Zeilenadresse und einer internen Spaltenadresse zu jeweils vorbe­ stimmten Zeitpunkten, um dieselben dem X-Dekoder ADX und dem Y-Dekoder ADY bereitzustellen.
Zum Auslesen von Daten von einer Speicherzelle, die durch die externe Adresse A0-An spezifiziert ist (eine Speicherzelle, die entsprechend einer Kreuzung einer ausgewählten Zeile und Spalte vorgesehen ist), weist der dynamische Direktzugriffsspeicher ei­ nen Leseverstärker auf zum Erkennen und Verstärken von Daten ei­ ner Speicherzelle, die mit einer durch ein Wortleitungsauswahlsi­ gnal von dem X-Dekoder ADX ausgewählten Zeile verbunden ist und zu der ein Treibersignal durch den Wortleitungstreiberschaltkreis WD übertragen wird, und eine Eingabe/Ausgabeschnittstelle (IO), die auf ein Spaltenauswahlsignal von dem Y-Dekoder ADY anspricht, zum Übertragen von Daten einer Speicherzelle, die mit einer ent­ sprechenden Spalte aus den Speicherzellen einer ausgewählten Zei­ le (Wortleitung) verbunden ist zu einem Ausgabepuffer OB. In Fig. 25 sind der Leseverstärker und die Eingabe/Ausgabeschnitt­ stelle (IO) durch einen Block SI bezeichnet.
Der Ausgabepuffer OB erzeugt ein externes Auslesedatum von dem internen Datum, das über die Eingabe/Ausgabeschnittstelle (IO) übertragen wird zum Bereitstellen desselben an die externe Ein­ richtung.
Obwohl nur der Ausgabepuffer OB zum Auslesen der Daten in Fig. 25 angegeben ist, ist auch ein Eingabepuffer zum Schreiben der Daten vorgesehen. Dieser Eingabepuffer kann implementiert sein zum Eingeben von Daten von einer externen Einrichtung über einen Anschlußstift, der mit dem des Ausgabepuffers OB identisch ist oder über einen verschiedenen Anschlußstift. Ein Eingabepuffer erzeugt ein internes Schreibdatum von einem extern angelegten Schreibdatum zum Schreiben des Datums in eine ausgewählte Spei­ cherzelle über eine Eingabe/Ausgabeschnittstelle (IO).
Es ist ein steuersignalerzeugender peripherer Schaltungsaufbau CG vorgesehen zum Erzeugen von Steuersignalen zum Steuern verschie­ dener Betriebsabläufe eines dynamischen Direktzugriffsspeichers. Der steuersignalerzeugende periphere Schaltungsaufbau CG antwor­ tet auf ein extern angelegtes Steuertaktsignal, das heißt ein Zeilenadreßaktivierungssignal /RAS, ein Spaltenadreßaktivierungs­ signal /CAS, und ein Schreibfreigabesignal /WE zum Erzeugen eines Wortleitungstreibersignals Φx, eines Ausgleichssignal ΦE, eines Voraufladesignal Φp, und Leseverstärkeraktivierungsignalen ΦA und ΦB. Der steuersignalerzeugende periphere Schaltungsaufbau CG er­ zeugt auch ein Voraufladepotential VB zum Voraufladen einer Bit­ leitung oder ähnlichem auf ein vorbestimmtes Potential.
Fig. 26 zeigt schematisch einen Aufbau des Speicherzellenfeldes von Fig. 25 und den damit verbundenen Schaltungsaufbau. Unter Bezugnahme auf Fig. 26 weist ein Speicherzellenfeld MA eine Mehrzahl von Speicherzellen 1 auf, die einer Matrix von Zeilen und Spalten (n Zeilen, m Spalten) angeordnet sind, Wortleitungen WL1, WL2, . . . , WLn, die entsprechend der Zeilen des Speicherzel­ lenfeldes MA vorgesehen sind, und Bitleitungen BL0, /BL0, BL1, /BL1, . . . , BLm, /BLm, die entsprechend jeder Spalte in dem Spei­ cherzellenfeld MA vorgesehen sind. Eine Bitleitung BL (die gat­ tungsmäßig Bitleitungen BL0-BLm bezeichnet) und eine Bitleitung /BL (die gattungsmäßig komplementäre Bitleitungen /BL0-/BLm be­ zeichnet) bilden ein komplementäres Bitleitungspaar von zusammen­ gelegtem Typ. Ein Paar von Bitleitungen verbindet Speicherzellen einer Spalte in dem Speicherzellenfeld MA.
In Fig. 26 bilden eine Bitleitung BL0 und eine komplementäre Bitleitung /BL0 ein Paar von Bitleitungen, und eine Bitleitung BL1 und komplementäre Bitleitung /BL1 bilden ein anderes Paar von Bitleitungen. Gleicherweise bilden eine Bitleitung BLm und eine komplementäre Bitleitung /BLm ein Paar von Bitleitungen.
Eine Speicherzelle 1 ist entsprechend der Kreuzung einer Wortlei­ tung und eines der Paare von Bitleitungen vorgesehen. Genauer gesagt ist eine Speicherzelle 1 entsprechend der Kreuzung einer Wortleitung WL (die gattungsmäßig Wortleitungen WL1-WLn bezeich­ net) und eines der Bitleitungspaare BL oder /BL vorgesehen.
Ein Vorauflade/Ausgleichs-(P/E)Schaltkreis 150 zum Ausgleichen des Potentials jeder Bitleitung zum Zeitpunkt der Betriebsbereit­ schaft eines dynamischen Direktzugriffsspeichers und zum Vorauf­ laden auf ein vorbestimmtes Potential VB ist für jedes Paar der Bitleitungen BL0, /BL0, . . . , BLm, /BLm vorgesehen. Jeder Vorauf­ lade/Ausgleichsschaltkreis 150 erreicht einen leitenden Zustand in Antwort auf ein die Voraufladung bezeichnendes Signal ΦP und auf ein das Ausgleichen bezeichnendes Signal ΦE zum Voraufladen und Ausgleichen des Potentials jeder Bitleitung BL0, /BL0-BLm, /BLm auf ein vorbestimmtes Voraufladepotential VB.
Ein Leseverstärkerschaltkreis 160 zum Erkennen und Verstärken von Daten aus einer ausgewählten Speicherzelle ist für jedes Bitlei­ tungspaar BL und /BL vorgesehen. Der Leseverstärkerschaltkreis 160 wird in Antwort auf ein erstes Leseverstärkertreibersignal ΦA und auf ein zweites Leseverstärkertreibersignal ΦB aktiviert, die jeweils über Signalleitungen 162 und 164 übertragen werden, zum Erkennen der Potentialdifferenz eines entsprechenden Bitleitungs­ paares zur Differenzverstärkung.
Spaltenauswahlgates T0a, T0b, T1a, T1b, . . . , Tma, Tmb sind für jedes der Bitleitungspaare BL0, /BL0, . . . , BLm, /BLm vorgesehen, die auf Spaltenauswahlsignale Y0-Ym von dem Y-Dekoder ADY anspre­ chen, um einen EIN-Zustand zu erreichen zum Verbinden eines ent­ sprechenden Paares von Bitleitungen mit dem internen Datenbus DB, /DB. Die internen Datenbusse DB und /DB sind mit dem Ausgabepuf­ fer OB, der in Fig. 25 gezeigt ist, verbunden.
Spaltenauswahlgates T0a, T0b sind entsprechend dem Paar von Bit­ leitungen BL0, /BL0 vorgesehen. Spaltenauswahlgates T1a, T1b sind entsprechend dem Paar von Bitleitungen BL1, /BL1 vorgesehen. Spaltenauswahlgates Tma, Tmb sind entsprechend dem Paar von Bit­ leitungen BLm, /BLm vorgesehen.
Nur eines der Spaltenauswahlsignale Y0-Ym von dem Y-Dekoder AbY wird gemäß einer Spaltenadresse aktiviert, wobei das entsprechen­ de Spaltenauswahlgate eingeschaltet wird. Als Ergebnis ist ein entsprechendes Paar von Bitleitungen mit dem internen Datenbus DB und /DB verbunden.
Fig. 27 zeigt den Aufbau von Komponenten, die mit einer Wortlei­ tung von Fig. 26 verknüpft sind und zeigt insbesondere den spe­ zifischen Aufbau des Schaltkreises, der eine Wortleitung treibt.
Unter Bezugnahme auf Fig. 27 weist eine Speicherzelle 1, die an der Kreuzung einer Wortleitung 3 (WLi) und einer Bitleitung 2 (BLj) angeordnet ist, einen Speicherkondensator 6 zum Speichern von Information in der Form von Ladung auf, und einen Auswahl­ transistor 5, der in Antwort auf ein Wortleitungstreibersignal Φxi eingeschaltet wird, das auf der Wortleitung 3 übertragen wird, zum Verbinden des Speicherkondensators 6 mit der Bitleitung 2. Der Auswahltransistor 5 ist aus einem n-Kanal Feldeffekttran­ sistors vom Typ mit isoliertem Gate gebildet (im nachfolgenden einfach als "n-FET" bezeichnet), wobei das Gate mit der Wortlei­ tung 3, der Source-Anschluß mit der Bitleitung 2 und der Drain­ anschluß mit dem Speicherknoten 4 verbunden ist.
Der Speicherkondensator 6 hat eine Elektrode verbunden mit dem Drainanschluß des Auswahltransistors 5 über den Speicherknoten 4 und die andere Elektrode verbunden zum Empfangen eines Potenti­ als, das ein 1/2 der Betriebsversorgungsspannung Vcc beträgt.
Die Wortleitung 3 wird von einer parasitären Kapazität 7 beglei­ tet. Die parasitäre Kapazität 7 schließt auch die Gatekapazität des Auswahltransistors 5 der Speicherzelle 1 ein.
Entsprechend der Wortleitung 3 (WLi) sind ein (Einheits-) X-Deko­ der ADXi zum Dekodieren einer internen Zeilenadresse von dem Adreßpuffer zum Erzeugen eines Wortleitungsauswahlsignals für die Wortleitung 3 (WLi) und ein (Einheits-) Wortleitungstreiber WDi zum Empfangen einer Ausgabe des X-Dekoders ADXi über den Knoten 9 und zum Übertragen eines Wortleitungstreibersignals Φxi auf der Wortleitung 3 vorgesehen.
Der X-Dekoder ADXi erzeugt ein Signal "H" (logisch high) am Kno­ ten 9, wenn er ausgewählt wird.
Der Wortleitungstreiber WDi weist einen n-FET 14 zum Durchlassen eines Signals vom X-Dekoder ADXi, das am Knoten 9 bereitgestellt wird, auf, einen n-FET 11, der auf ein Signal am Knoten 15 an­ spricht, das von dem n-FET 14 übertragen wird zum Übertragen ei­ nes Wortleitungstreibersignals Φx vom Knoten 10 zur Wortleitung 3 über den Knoten 13, eine Inverterschaltung 16 zum Invertieren eines Ausgangs des X-Dekoders ADX, der am Knoten 9 anliegt, und einen n-FET 12, der auf einen Ausgang der Inverterschaltung 16 anspricht zum Entladen des Potentials der Wortleitung 3 (WLi) auf den Pegel des Erdpotentials (Grundpotentials) über den Knoten 13.
Der n-FET 14 empfängt eine interne Betriebsversorgungsspannung Vcc an seinem Gate. Das Wortleitungstreibersignal Φx, das am Kno­ ten 10 angelegt ist, ist ein Signal, das auf einen Potentialpe­ gel, der höher als die interne Betriebsversorgungsspannung Vcc ist, verstärkt ist. Hierbei steigt das Potential am Knoten 15 an (aufgrund der Kapazitiven Kopplung zwischen dem Gate und dem Drain des n-FET) durch die Selbst-Bootstrap Funktion des n-FET 11. Der n-FET 14 ist zum Verhindern, daß das verstärkte Potential des Knotens 15 an den Knoten 9 übertragen wird, vorgesehen. Mit anderen Worten, der n-FET 14 wirkt als ein Entkopplungstransi­ stor.
Die Inverterschaltung 16 hat eine CMOS-Struktur. Die Betriebsver­ sorgungsspannung ist auf die interne Betriebsversorgungsspannung Vcc (nicht gezeigt) eingestellt, die am Knoten 8 anliegt.
Der Wortleitungstreiber WDi funktioniert so, daß er ein Wortlei­ tungstreibersignal von dem Pegel der internen Betriebsversor­ gungsspannung Vcc von dem X-Dekoder ADXi empfängt und daß er die­ sem Signal die Fähigkeit zum Treiben der Wortleitung 3 verleiht.
Zum Erzeugen eines Wortleitungstreibersignals Φx mit einem ver­ stärkten Potentialpegel sind ein Hochspannungserzeugungsschalt­ kreis HVG und ein Wortleitungstreibersignal-Erzeugungsschaltkreis HSG vorgesehen. Der Hochspannungserzeugungsschaltkreis HVG ant­ wortet auf ein pulsähnliches periodisches Signal Φc zum konstan­ ten Verstärken der internen Betriebsversorgungsspannung Vcc zum Erzeugen einer verstärkten Hochspannung Vpp. Der Wortleitungs­ treibersignalerzeugungsschaltkreis HSG antwortet auf ein Taktsi­ gnal Φx0 zum Übertragen der Hochspannung Vpp, die von dem Hoch­ spannungserzeugungsschaltkreis HVG erzeugt wird, zu einem Knoten 18 als ein Wortleitungstreibersignal Φx. Ein Taktsignal Φx0 wird zu einem Zeitpunkt, bevor das Ausgangspotential des X-Dekoder ADXi festgestellt wird, erzeugt (nach einer vorbestimmten ver­ strichenen Zeit in Antwort auf den Abfall des Zeilenadreßfreiga­ besignals /RAS erzeugt).
Das periodische Signal Φc wird von einem sich auf dem Chip be­ findlichen Ringoszillator erzeugt oder wird von einer externen Quelle bereitgestellt.
Der Hochspannungserzeugungsschaltkreis HVG weist einen n-FET 29, der zwischen dem internen Versorgungsspannungsknoten 8 und dem Knoten 32 vorgesehen ist, einen n-FET 30, der zwischen den Knoten 35 und 27 vorgesehen ist, einen Kondensator 31, der zwischen den Knoten 28 und 35 vorgesehen ist, und einen Kondensator 33, der zwischen dem Ausgangsknoten 27 und einer zweiten versorgungsspan­ nungsliefernden Quelle (Erdpotentialquelle) vorgesehen ist, auf.
Der n-FET 29 hat sein Gate und Drain zusammengeschaltet zum Auf­ laden des Knotens 32 in Übereinstimmung mit der internen Be­ triebsversorgungsspannung Vcc, die am Knoten 8 angelegt ist. Der n-FET 30 hat das Gate und das Drain zusammengeschaltet und wirkt wie eine Diode. Der Kondensator 31 sieht kapazitive Kopplung zwi­ schen den Knoten 28 und 35 vor. Der Knoten 35 (Knoten 32) ist von einer parasitären Kapazität 34 begleitet. Der Kondensator 33 dient dazu, eine Hochspannung Vpp, die am Ausgangsknoten 27 er­ zeugt wird, zu stabilisieren. Der Kondensator 31 dient dazu, den Potentialpegel des Knotens 35 durch das periodische Signal Φc zu verstärken. Der Hochspannungserzeugungskreis HVG erzeugt eine Hochspannung Vpp mit einem Spannungspegel, der höher als die in­ terne Versorgungsspannung Vcc ist, durch die ladungspumpende Funktion des Kondensators 31.
Der Wortleitungstreibersignal-Erzeugungsschaltkreis HSG weist einen p-Kanal Feldeffekttransistor vom Typ mit isoliertem Gate (im nachfolgenden einfach als "p-FET" bezeichnet) 23 auf, der zwischen den Knoten 17 und 25 vorgesehen ist, einen p-FET 20, der zwischen den Knoten 17 und 22 vorgesehen ist, einen n-FET 24, der auf ein Steuersignal Φx0 anspricht, das am Knoten 19 vorgesehen ist zum Entladen des Knotens 25 auf den Pegel des Erdpotentials, eine Inverterschaltung 26 zum Invertieren des Steuersignals Φx0, und einen n-FET 21, der auf einen Ausgang der Inverterschaltung 26 anspricht zum Verringern des Potentials des Knotens 22 auf Erdpegel (Grundpegel). Der p-FET 23 und der p-FET 20 haben ihre Gates und Drains kreuzgekoppelt. Die Hochspannung Vpp von dem Hochspannungserzeugungsschaltkreis HVG wird an den Knoten 17 übertragen. Ein Wortleitungstreibersignal Φx wird an einem Aus­ gangsknoten 18 des wortleitungstreibersignal-Erzeugungsschalt­ kreises HSG erzeugt. Die Funktion des Wortleitungstreibersignal- Erzeugungsschaltkreises HSG besteht darin, das Steuersignal Φx0 mit dem Pegel der internen Betriebsversorgungsspannung Vcc, das an den Knoten 19 angelegt ist, in ein Wortleitungstreibersignal Φx mit einem Pegel der Hochspannung Vpp zu konvertieren.
Der Auf­ bau eines solchen Schaltkreises mit dieser Funktion ist im wesentlichen aus der US 47 88 664 bekannt.
Der Hochspannungserzeugungsschaltkreis HVG und der Wortleitungs­ treibersignal-Erzeugungsschaltkreis HSG sind in der peripheren Schaltungsanordnung zum Erzeugen des Steuersignals CSG, die in Fig. 25 gezeigt ist, enthalten. Die Inverterschaltung 26 hat eine CMOS-Struktur, um mit der internen Betriebsversorgungsspan­ nung Vcc als der Betriebsversorgungsspannung zu arbeiten. Der Hochspannungserzeugungsschaltkreis HVG und der Wortleitungstrei­ bersignal-Erzeugungsschaltkreis HSG sind gemeinsam für die jewei­ ligen Wortleitungstreiber, die für die Wortleitung 3 (die Wort­ leitungen WL0-WLn) vorgesehen sind, vorgesehen. Der Betrieb eines jeden in Fig. 27 gezeigten Schaltkreises wird im folgenden be­ schrieben.
Erst wird der Betrieb des Hochspannungserzeugungsschaltkreis HVG unter Bezugnahme auf Fig. 28, die ein Betriebssignalformdiagramm desselben ist, beschrieben. Ein periodisches Signal Φc, das am Knoten 28 angelegt ist, wird von einem auf dem Chip befindlichen oder externen Oszillationsschaltkreis, der Ringoszillation ver­ wendet, erzeugt. Es wird angenommen, daß das Signal Φc ein Puls­ signal mit einer vorbestimmten Periode und Pulsbreite ist.
Wenn die interne Betriebsversorgungsspannung Vcc an den internen Betriebsversorgungsspannungsanschluß 8 angelegt wird, werden die Potentiale der Knoten 32 und 35 auf den Potentialpegel von Vcc-VTN durch Aufladen des n-FETs 29 aufgeladen. Hier ist VTN die Schwellenspannung des n-FETs 29. Durch Gleichrichten des n-FETs 30 wird der Potentialpegel des Knotens 29 auf den Potentialpegel von Vcc-2·VTN aufgeladen.
Die Bereitstellung des periodischen Signals Φc am Knoten 28 be­ wirkt den Beginn einer Verstärkungsoperation in dem Hochspan­ nungserzeugungsschaltkreis HVG. Zur Vereinfachung wird angenom­ men, daß die Verstärkungsoperation in dem Hochspannungserzeu­ gungsschaltkreis HVG beginnt, nachdem der Pegel des Knotens 32 und des Ausgangsknotens 27 auf die oben beschriebenen Potential­ pegel von Vcc-VTN und Vcc-2·VTN stabilisiert sind.
Wenn das periodische Signal Φc ansteigt, nachdem die Potentiale des Knotens 32 und des Ausgangsknotens 27 jeweils den Pegel von Vcc-VTN und Vcc-2·VTN erreicht haben, wird Ladung auf den Knoten 35 über den Schubkondensator (Verstärkungskondensator) 31 aufgebracht. Daher steigt das Potential des Knotens 35 an. Dieser Potentialanstieg des Knotens 35 bewirkt, daß Ladung an den Aus­ gangsknoten 27 über den n-FET 30 bereitgestellt wird, wobei das Potential V27 des Ausgangsknotens 27 um den Betrag
ΔV27 = C31·Vcc/(C31 + C33)
erhöht wird. Hierbei bezeichnet C31 den Kapazitätswert des Schub­ kondensators 31, und C33 bezeichnet den Kapazitätswert des Stabi­ lisierungskondensators 33.
Wenn das periodische Signal Φc abfällt, wird das Potential des Knotens 32 (des Knotens 35) verringert aufgrund der kapazitiven Kopplung durch den Schubkondensator 31. Da jedoch der n-FET 30 das Gate und den Drainanschluß zusammengeschaltet hat um als Dio­ de zu dienen, tritt er in einen nichtleitenden Zustand ein, und das Potential V27 des Ausgangsknotens 27 wird nicht verringert und behält das Potential, das zum Zeitpunkt des vorherigen An­ stiegs des periodischen Signals Φc erhöht worden ist. In Antwort auf den Abfall des periodischen Signals Φc werden die Potentiale der Knoten 32 und 35 durch den n-FET 29 aufgeladen, um wieder den Pegel von Vcc-VTN zu erhalten.
Durch Wiederholen der oben beschriebenen Betriebsweise werden Ladungen in die Knoten 32 und 35 über den Schubkondensator 31 in­ jiziert. Ladung wird in den Ausgangsknoten 27 über den n-FET 30 jedesmal wenn das Potential dort ansteigt eingebracht. Als Ergeb­ nis steigt das Potential des Ausgangsknotens 27 schrittweise an.
Das Endpotential V32max des Knotens 32 (des Knotens 35) ist wie folgt:
V32max = (Vcc-VTN) + C31·Vcc/(C31 + C34)
wobei C34 den Kapazitätswert der parasitären Kapazität 34 dar­ stellt. Hier erreicht das Potential V27 des Ausgangsknotens 27 einen um die Schwellenspannung VTN des n-FETs 30 geringeren Wert als das Potential V32 (= V35) des Knotens 32 (des Knotens 35). Genauer gesagt, das Endpotential V27max des Ausgangsknotens 27 ist wie folgt:
V27max = V32max-VTN
= (Vcc-2·VTN) + C31·Vcc/(C31 + C34)
In der Praxis kann der Kapazitätswert C31 des Schubkondensators 31 leicht hoch genug gemacht werden verglichen mit dem Kapazi­ tätswert C34 der parasitären Kapazität 34. Daher sind die dritten Terme in den obigen zwei Gleichungen näherungsweise gleich der internen Betriebsversorgungsspannung Vcc. Angenommen Vcc = 3.3 V, und VTN = 0.8 V, dann ist das Potential V27max des Ausgangsknotens 27 wie im folgenden aufgrund der obigen Gleichung gezeigt ist:
V27max = 2 (Vcc-VTN) = 5.0 (V)
Genauer gesagt, das Potential V27max des Ausgangsknotens 27 ist näherungsweise 1,5mal der internen Betriebsversorgungsspannung Vcc. Diese Hochspannung wird durch einen Stabilisierungskondensa­ tor 33 mit einem großen Kapazitätswert stabilisiert.
Der Betrieb eines Wortleitungstreibersignal-Erzeugungsschaltkrei­ ses und eines Wortleitungstreibers wird unter Bezugnahme auf Fig. 29 beschrieben, die ein Signalformdiagramm desselben dar­ stellt.
Zur Zeit t0, wenn das Steuersignal Φx0 einen L-Pegel (logisch low) erreicht, wird der n-FET 24 abgeschaltet und der n-FET 21 wird durch die Inverterschaltung 26 eingeschaltet. Daher erreicht das Potential des Knotens 22 den L-Pegel des Erdpotentials, und das Potential des Knotens 25 erreicht den Pegel der Hochspannung Vpp, die über den p-FET 23 am Knoten 17 anliegt. Wenn das Poten­ tial des Knotens 25 den Pegel der Hochspannung Vpp erreicht, wird der p-FET 20 ganz ausgeschaltet, so daß das Potential des Knotens 22 zuverlässig auf den Pegel des Erdpotentials über den n-FET 20 entladen wird. Das Potential des Wortleitungstreibersignals Φx erreicht zuverlässig den Erdpotentialpegel.
In dem Wortleitungstreiber WDi erreicht das Ausgangspotential (das Potential des Knotens 9) des X-Dekoders ADXi einen L-Pegel (Erdpotentialpegel), wobei der n-FET 12 und der n-FET 11 jeweils ein- und ausgeschaltet werden. Als Ergebnis erreicht der Potenti­ alpegel des Wortleitungstreibersignals Φxi auf der Wortleitung 3 den L-Pegel des Erdpotentials.
Als nächstes, wenn das Zeilenadreßaktivierungssignal /RAS (es sei auf Fig. 25 verwiesen) auf einen L-Pegel abfällt, wird eine Zei­ lenauswahloperation gestartet. In Antwort auf den Abfall des Zei­ lenadreßaktivierungssignals /RAS, führt der X-Dekoder ADX (es sei auf Fig. 25 verwiesen) eine Zeilenauswahloperation aus. Hier wird angenommen, daß der (Einheits-)X-Dekoder ADXi, der in Fig. 27 gezeigt ist, ausgewählt ist.
Zur Zeit t1, wenn der Potentialpegel des Knotens 9 auf den Pegel der internen Versorgungsspannung Vcc ansteigt, erreicht der Aus­ gang der Inverterschaltung 16 des Wortleitungstreibers WDi einen L-Pegel des Erdpotentials, wobei der n-FET 12 von einem Ein-Zu­ stand ausgeschaltet wird. Auch wird der Knoten 15 vom Knoten 9 über den n-FET 14 aufgeladen, damit sein Potential erhöht wird. Zwischen den Knoten 9 und 15 ist der n-FET 14 vorgesehen, der das Gate mit dem Versorgungsspannungsknoten 8 verbunden hat, der die interne Betriebsversorgungsspannung Vcc liefert. Daher steigt der Potentialpegel des Knotens 15 auf den Potentialpegel von Vcc-VTN an. Hierbei ist VTN die Schwellenspannung des n-FETs 14. Daher wird der n-FET 11 eingeschaltet, und die Wortleitung 3 wird über den n-FET 11 und den n-FET 21 entladen, um den Pegel des Erdpo­ tentials zu erhalten.
Wenn der Potentialpegel des Knotens 9 stabilisiert ist, steigt das Steuersignal Φx0, das am Knoten 19 anliegt, auf den H-Pegel zur Zeit t2 an. In Antwort auf den Abfall des Zeilenadreßaktivie­ rungssignals /RAS steigt das Steuersignal Φx0 auf den Pegel der internen Betriebsversorgungsspannung Vcc nach einer vorbestimmten Zeit an. Der Anstieg des Steuersignals Φx0 auf den Pegel der in­ ternen Betriebsversorgungsspannung Vcc bewirkt, daß der n-FET 24 eingeschaltet wird und der n-FET 21 ausgeschaltet wird. Als Er­ gebnis wird der Knoten 25 auf den Erdpotentialpegel durch den n-FET 24 entladen. Als Antwort darauf, wird der p-FET 20 einge­ schaltet, um das Potential des Knotens 22 anzuheben. Schließlich, wenn der p-FET 23 ausgeschaltet wird und der Knoten 25 auf den Erdpotentialpegel abfällt, erreicht der Potentialpegel des Kno­ tens 22 den Pegel der Hochspannung Vpp, die über den p-FET 20 am Knoten 17 anliegt. Als Ergebnis wird ein Wortleitungstreibersi­ gnal Φx erzeugt.
Wenn das Wortleitungstreibersignal Φx vom Pegel der Hochspannung Vpp am Knoten 10 in dem Wortleitungstreiber WDi anliegt, steigt der Potentialpegel des Knotens 15 durch die Spannungsänderung des Knotens 10 (durch die Hochspannung Vpp) aufgrund der Selbst-Boot­ strap-Funktion des n-FETs 11 (durch die kapazitive Kopplung zwi­ schen dem Gate und dem Drain des n-FETs) an. Als Ergebnis wird der Potentialpegel des Knotens 15 Vcc-VTN + Vpp, d. h. er über­ steigt Vpp + VTN. Daher gibt es keinen Verlust der Schwellenspan­ nung in dem n-FET 11, und der Potentialpegel des Wortleitungs­ treibersignals Φxi, das auf der Wortleitung 3 übertragen wird, steigt auf den Pegel der Hochspannung Vpp an.
Der Anstieg des Wortleitungstreibersignals Φxi, das auf der Wort­ leitung 3 übertragen wird, bis auf einen Pegel der Hochspannung Vpp, bewirkt das der Auswahltransistor 5 in der Speicherzelle 1 schnell einen tiefen EIN-Zustand erreicht. Daher wird die Ladung, die in dem Speicherkondensator 6 gespeichert ist, auf der Bitlei­ tung 2 ohne Verlust der Schwellenspannung des Auswahltransistors (n-FET) 5 übertragen.
Dann wird der Abtastbetrieb des Leseverstärkers ausgeführt, ge­ folgt von Lesen oder Schreiben von Daten einer ausgewählten Spei­ cherzelle.
Wenn ein Speicherzyklus vollendet ist, fällt das Steuersignal Φx0 auf den L-Pegel ab, und der Ausgang des X-Dekoders ADXi fällt ebenso auf den L-Pegel zur Zeit t3 ab. Die Potentiale jedes Si­ gnals und Knotens werden auf den Zustand der Zeit to wieder her­ gestellt.
Der Aufladevorgang der Wortleitung 3, d. h. der Potentialanstieg derselben, wird im nachfolgenden genau beschrieben.
Der Aufladevorgang der Wortleitung 3 wird durch den Transfer von Ladung von dem Stabilisierkondensator 33 in dem hochspannungser­ zeugenden Schaltkreis HVG zu der parasitären Kapazität 7 der Wortleitung 3 realisiert. Daher wird der Potentialpegel des Aus­ gangsknotens 27 des hochspannungserzeugenden Schaltkreis HVG ge­ ringfügig verringert, da Ladung auf die Wortleitung 3 zum Zeit­ punkt der Wortleitungsauswahl übertragen wird. Wenn jedoch der Kapazitätswert des stabilisierenden Kondensators 33 auf einen Wert eingestellt wird, der ausreichend größer als der Kapazitäts­ wert der parasitären Kapazität 7 der Wortleitung 3 ist, dann gibt es fast keine Abnahme in dem Potentialpegel des Ausgangsknotens 27. Daher kann der Potentialpegel einer ausgewählten Wortleitung den Pegel der Hochspannung Vpp aufrechterhalten.
Da der Potentialpegel V(WL) der Wortleitung 3 durch:
V(WL) = C33·Vpp/(C33 + C7)
erhalten werden kann, kann der Potentialpegel auf der Wortleitung 3 den Pegel der Hochspannung Vpp annehmen, wenn der Kapazitäts­ wert C7 der parasitären Kapazität klein genug ist, um im Ver­ gleich mit dem Kapazitätswert C33 des stabilisierenden Kondensa­ tors 33 vernachlässigt zu werden.
Vom Standpunkt hoher Dichte und hoher Integrationsdichte muß der stabilisierende Kondensator 33 eine vorzügliche Raumausnutzung haben, die einen relativ hohen Kapazitätswert mit einer kleinen besetzten Fläche realisiert. Im allgemeinen wird für einen sol­ chen Kondensator ein MOS-Kondensator, der einen Feldeffekttransi­ stor mit isoliertem Gate benutzt, verwendet.
Fig. 30 ist ein MOS-Kondensator, wobei (A) eine Schnittansicht desselben zeigt, (B) zeigt ein elektrisches Verbindungsschaltbild desselben, und (C) zeigt elektrisches Ersatzschaltbild desselben.
Unter Bezugnahme auf Fig. 30(A) weist ein MOS-Kondensator N-Typ Dotierungszonen 102a und 102b, die in einem vorbestimmten Bereich auf einem P-Typ Halbleitersubstrat 101 gebildet sind, eine Gate­ isolierschicht (Kondensatorisolierschicht) 104, die auf der Ober­ fläche des Halbleitersubstrates 101 gebildet ist, und eine Gate­ elektrode 103, die auf der Gateisolierschicht 104 gebildet ist, auf. Die Dotierungszonen 102a und 102b sehen einen Elektrodenzu­ leitungsabschnitt des Kondensators vor (in Fig. 30(A), ist der Elektrodenzuleitungsabschnitt mit Erdpotential GND verbunden, d. h. mit der Erdleitung). Die Gateelektrode 103 stellt die andere Elektrode des Kondensators dar und ist aus polykristallinem Sili­ zium, Refraktärmetallsilizid wie Molybdänsilizid oder Wolframsi­ lizid oder einer Vielschichtstruktur aus polykristallinem Silizi­ um und Refraktärmetallsilizid gebildet.
Die Gateelektrode 103 ist mit dem Ausgangsknoten 27, der die Hochspannung Vpp empfängt, verbunden. Die Versorgungsspannungs- und Erdleitungen zwischen der Gateelektrode 103 und dem Ausgangs­ knoten 27 sind aus einem Metall mit niedrigem Widerstand, wie Aluminium, gebildet. Die Gateisolierschicht 104 ist unter Verwen­ dung einer Isolierschicht wie einer Siliziumdioxidschicht (SiO₂) gebildet. Die Source- und Drainelektrode 108 ist aus einem Leiter mit niedrigem Widerstand, wie Aluminium, gebildet, zum Bereit­ stellen eines elektrischen Kontaktes mit den Dotierungszonen 102a und 102b. Das Erdpotential GND der Erdleitung wird an die Dotie­ rungszonen 102a und 102b angelegt.
Ein Zwischenschichtisolierfilm 109 ist zum elektrischen Isolieren der Elektroden 103 und 108 voneinander vorgesehen.
Wenn eine die Schwellenspannung übersteigende Hochspannung an die Gateelektrode 103 angelegt wird, wird eine Inversionsschicht (N-Typ Inversionsschicht) 101 an der Oberfläche des Halbleitersub­ strates 101 gebildet. Diese Inversionsschicht 101 bildet eine Elektrode des Kondensators. Genauer gesagt, in dem MOS-Kondensa­ tor, der in Fig. 30(A) gezeigt ist, ist die eine Elektrode des Kondensators die Inversionsschicht 101 und die andere Elektrode die Gateelektrode 103. Erdpotential GND wird an die Inversions­ schicht 101 über die Dotierungszone 102 angelegt. Wenn die Ver­ bindung der einen Elektrode mit dem Erdpotential GND realisiert wird und Hochspannung Vpp an die andere Elektrode (die Gateelek­ trode 103) angelegt wird, funktioniert dieser Kondensator als der stabilisierende Kondensator, der in Fig. 27 gezeigt ist.
Ein MOS-Kondensator hat einen Aufbau, der identisch mit dem eines MOS-Transistors ist (Feldeffekttransistor mit isoliertem Gate), der in einem Speicherchip verwendet wird. Er kann als ein MOS-Transistor angesehen werden, der die Sourceelektrode und die Drainelektrode gemeinsam mit dem Erdpotential GND verbunden hat (es sei auf die Fig. 30(B) und (C) verwiesen).
Ein Kondensator mit einer in Fig. 30(A) gezeigten MOS-Struktur wird verwendet, da die Dicke einer dielektrischen Schicht (Kon­ densatorisolierschicht) verringert werden kann. Er hat auch den Vorteil des Bildens eines Kondensators mit vorzüglicher Raumaus­ nutzung durch Benutzen eines leeren Bereiches eines nahebeilie­ genden Schaltkreises.
In einem allgemeinen dynamischen Direktzugriffsspeicher ist es erforderlich, daß das Potential einer ausgewählten Wortleitung einen Pegel von näherungsweise 1.5mal der internen Betriebsver­ sorgungsspannung hat (um genauer zu sein, der Potentialpegel ent­ sprechend den Daten mit High-Pegel, die in die Speicherzelle ge­ schrieben werden), um die Geschwindigkeit des Datenlesens von einer Speicherzelle und des Schreibens von Daten mit einem genü­ gend hohen Potentialpegel in eine Speicherzelle zu erhöhen.
Bei dem FET (Feldeffekttransistor mit isoliertem Gate), der in einem dynamischen Direktzugriffsspeicher verwendet wird, wird die Dicke der Gateisolierschicht abhängig von der Güte seiner Be­ triebsgeschwindigkeit und Stabilität bestimmt. Beispielsweise ist, wenn die Betriebsspannung 3.3 V beträgt, die Gateisolier­ schicht eines FET auf näherungsweise 10 nm (100 Å) eingestellt.
In diesem Fall ist das elektrische Feld E, das an die Gateiso­ lierschicht angelegt ist:
E = V/t = 3.3·1.5/100 = 5.10⁶[V/cm]
Ein elektrisches Feld, das ausreichend niedriger als die dielek­ trische Durchschlagsspannung von 10·10⁶V/cm ist, liegt an der Gateisolierschicht an. Somit ist die Zuverlässigkeit einer Gatei­ solierschicht gewährleistet.
An solchen dynamischen Direktzugriffsspeichern wurde ein Be­ triebslebensdauertest ausgeführt. Es wurde herausgefunden, daß die Lebensdauer eines dynamischen Direktzugriffsspeichers mit einer Betriebsversorgungsspannung von 3.3 V kürzer ist als die eines dynamischen Direktzugriffsspeichers mit einer Betriebsver­ sorgungsspannung von SV. Der Betriebslebensdauertest für einen 3.3 V dynamischen Direktzugriffsspeicher wurde unter den Bedingun­ gen einer Umgebungstemperatur von 125°C und einer internen Be­ triebsversorgungsspannung Vcc von 5 V (Vpp = 5 × 1.5 = 7.5 (V)) und einer Betriebsdauer von 1000 Stunden durchgeführt. Der Betriebs­ lebensdauertest für einen 5 V dynamischen Direktzugriffsspeicher wurde unter den Bedingungen einer Umgebungstemperatur von 125°C, einer internen Betriebsversorgungsspannung Vcc von 7.5 V (Vpp = 7.5 × 1.5 = 11.25 (V)) durchgeführt.
Dann wurden die Betriebsbedingungen auf ein härteres Niveau ein­ gestellt. Es wurde ein beschleunigter Betriebslebensdauertest durchgeführt, indem ein Betriebslebensdauertest von 1000 Stunden einem mit 1500 Stunden entspricht. Obwohl in einem Betriebsle­ bensdauertest von allgemeinem Standard nur ein geringfügiger Un­ terschied in der Defektrate von DRAMs mit Vcc von 3.3 V und 5.0 V bestand, gab es Fälle, wo die Defektrate eines dynamischen Di­ rektzugriffsspeichers mit einer Betriebsversorgungsspannung von 3.3 V höher war als die eines dynamischen Direktzugriffsspeichers min einer Betriebsversorgungsspannung von 5 V in dem beschleunig­ ten Betriebslebensdauertest.
Diese Ursache wurde auf die Tatsache zurückgeführt, daß ein die­ lektrischer Durchschlag in dem Kondensator, der zur Hochspan­ nungsstabilisation benutzt wird, auftrat, der in einem Kurzschluß zwischen dem Hochspannungsausgangsknoten und dem Erdpotential resultiert, wobei verhindert wird, daß eine Hochspannung stabil erzeugt wird. Solch ein dielektrischer Durchschlag wird betrach­ tet als hervorgerufen durch ein elektrisch es Feld, das größer ist als der tolerierbare Wert, der aufgrund der Variation in der Dic­ ke der Gateisolierschicht im Herstellungsprozeß anlegt. Selbst wenn der Referenzwert der Variation in der Schichtdicke 5 Å (0.5 nm) beträgt, wird eine dünnere Schicht einen größeren Effekt erleiden.
In einem dynamischen Direktzugriffsspeicher wird die Größe eines FET um der hohen Dichte, der hohen Integrationsdichte und den niedrigen Kosten wegen verringert, selbst wenn die Betriebsspan­ nungsversorgung selbige 3.3 V ist. Dementsprechend wird die Dicke der Gateisolierschicht weiter reduziert auf 90 Å (9 nm), 80 Å (8 nm) etc. Daher müssen die Isolationseigenschaften eines Kondensators zur Hochspannungsstabilisation verbessert werden.
Selbst wenn ein instantaner dielektrischer Durchschlag aufgrund des Anlegens eines hohen elektrischen Feldes nicht auftritt, ist es bekannt, daß ein Ermüdungsausfall einer Isolierschicht (zeit­ abhängiger dielektrischer Durchschlag: TDDB) aufgrund von Bean­ spruchung durch Anlegen eines elektrischen Feldes über eine lange Zeit auftritt. Es gibt eine Möglichkeit des dielektrischen Durch­ schlags sogar wenn ein elektrisches Feld, das keinen dielektri­ schen Durchbruch induziert, angelegt wird. Somit muß die Zuver­ lässigkeit der isolierenden Eigenschaften eines Kondensators zur Hochspannungsstabilisation gewährleistet sein.
Solch ein Problem der isolierenden Eigenschaften nicht nur in einem stabilisierenden Kondensator, sondern auch in einen MOS-Transistor, ist nicht auf eine Halbleiterspeichereinrichtung be­ schränkt, und wird auch in integrierten Schaltkreiseinrichtungen, die Hochspannung verwenden beobachtet.
Es ist Aufgabe der vorliegenden Erfindung, bei einer Halbleiterspeichereinrichtung die dielektrischen Durchschlagsspannungseigenschaften und die Zuverlässigkeit einer Komponente zu verbes­ sern, und ein Verfahren zum Herstellen einer solchen Komponente zur Verfügung zu stellen.
Die Aufgabe wird durch den Gegenstand des Anspruches 1, 9, 10, 11 oder 13 bzw. durch das Verfahren des Anspruches 15 gelöst.
Die Reihe von kapazitiven Elementen der vorliegenden Erfindung verringert das elektrische Feld, das an jedes kapazitive Element angelegt ist, aufgrund Kapazitätsteilung, wobei die Zuverlässig­ keit eines kapazitiven Elementes beim Anlegen einer Hochspannung gesichert ist. Somit kann ein hochspannungsstabilisierender Kon­ densator mit hoher Zuverlässigkeit realisiert werden.
Weiterbildungen der Erfindung sind in den Unteransprüchen gegeben.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 den Aufbau der Hauptkomponente einer Halblei­ terspeichereinrichtung gemäß einer Ausfüh­ rungsform der vorliegenden Erfindung;
Fig. 2 eine spezifische Struktur eines stabilisie­ renden Kondensators, der in Fig. 1 gezeigt ist;
Fig. 3 eine Verbindungsstruktur und ein elektrisches Ersatzschaltbild des in Fig. 2 gezeigten kapazitiven Elements;
Fig. 4A-4C andere Strukturen eines stabilisierenden Kon­ densators von Fig. 1;
Fig. 5 ein Diagramm zum Beschreiben eines Herstel­ lungsverfahrens des kapazitiven Elements von Fig. 1;
Fig. 6-16 Herstellungsschritte des kapazitiven Elements von Fig. 1;
Fig. 17 den Verbindungszustand des kapazitiven Ele­ ments in dem Herstellungsschritt, der in Fig. 16 gezeigt ist;
Fig. 18 Herstellungsschritte, die auf den Herstel­ lungsschritt von Fig. 16 folgen;
Fig. 19A und 19B Schnittansichten des kapazitiven Elements von Fig. 1 gemäß einer anderen Struktur;
Fig. 20 einen Aufbau der Hauptkomponente einer Halb­ leiterspeichereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung;
Fig. 21 ein Signalkurvenformdiagramm, das den Betrieb der Halbleiterspeichereinrichtung von Fig. 20 zeigt;
Fig. 22 schematisch einen Aufbau einer Halbleiter­ speichereinrichtung gemäß einer weiteren Aus­ führungsform der vorliegenden Erfindung;
Fig. 23A und 23B spezifisch Strukturen einer Signaleingangs­ schaltung und einer Signalausgangsschaltung in einer Halbleiterspeichereinrichtung;
Fig. 24 den Aufbau der Hauptkomponente einer Halblei­ terspeichereinrichtung gemäß noch einer wei­ teren Ausführungsform der vorliegenden Erfin­ dung;
Fig. 25 schematisch den Aufbau einer herkömmlichen Halbleiterspeichereinrichtung;
Fig. 26 die Struktur eines Speicherzellenfeldes und dem damit verbundenen Schaltungsaufbau der Halbleiterspeichereinrichtung von Fig. 25;
Fig. 27 die Struktur des Abschnittes, der mit einer Wortleitung in einer herkömmlichen Halblei­ terspeichereinrichtung verknüpft ist;
Fig. 28 ein Signalkurvenformdiagramm, das den Betrieb des Hochspannungserzeugungsschaltkreises von Fig. 27 zeigt;
Fig. 29 ein Signalkurvenformdiagramm, das den Betrieb eines Wortleitungstreibersignal-Erzeugungs­ schaltkreises von Fig. 27 zeigt; und
Fig. 30 eine Struktur, eine Verbindungsstruktur und ein elektrisches Ersatzschaltbild des stabi­ lisierenden Kondensators von Fig. 27.
Fig. 1 zeigt einen Aufbau der Hauptkomponenten einer Halbleiter­ speichereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 1 haben ein Wortleitungs­ treibersignal-Erzeugungsschaltkreis HSG, ein (Einheits-)X-Dekoder ADXi und ein Wortleitungstreiber WDi Strukturen ähnlich denen, die in Fig. 27 gezeigt sind. Entsprechenden Komponenten sind dieselben Bezugszeichen zugewiesen und deren Beschreibung wird nicht wiederholt. Der Wortleitungstreibersignal-Erzeugungsschalt­ kreis HSG und der Wortleitungstreiberschaltkreis WDi (Wortlei­ tungstreiberschaltkreis WD) bilden eines Wortleitungstreiberein­ richtung 900 zum Treiben einer ausgewählten Wortleitung. Ähnlich der Struktur von Fig. 27 sind eine Wortleitung 3, eine Bitlei­ tung 2 und eine Speicherzelle 1 in Fig. 1 gezeigt. Die Speicher­ zelle 1 weist einen Auswahltransistor 5 und einen Speicherkonden­ sator 6 auf.
Ein Hochspannungserzeugungsschaltkreis HVG zum Erzeugen eines verstärkten Wortleitungstreibersignals weist eine Verstärkerein­ heit 400 auf, die auf ein periodisches Signal Φc anspricht, zum Erzeugen einer Hochspannung Vpp von einer internen Betriebsver­ sorgungsspannung Vcc, und einen stabilisierenden Kondensator 330 zum Stabilisieren einer Hochspannung, die durch die Verstärker­ einheit 400 erzeugt wird. Der stabilisierende Kondensator 330 weist eine Mehrzahl (2 in Fig. 1) von kapazitiven Elementen 33a und 33b auf, die in Reihe zwischen dem Ausgangsknoten 27 der Ver­ stärkereinheit 400 und einer zweiten Versorgungsspannung (Erdpo­ tential) verbunden sind. Die Verstärkereinheit 400 weist einen Schubkondensator (Verstärkungskondensator) und zwei diodenmäßig verbundene n-FETs in dem Hochspannungserzeugungsschaltkreis HVG von Fig. 27 auf. Genauer gesagt, die Verstärkereinheit 400 ant­ wortet auf ein periodisches Signal Φc zum Erzeugen einer Hoch­ spannung Vpp durch einen Ladungspumpvorgang.
In dem stabilisierenden Kondensator 330 sind Spannungen V33a und V33b, die jeweils über die kapazitiven Elemente 33a und 33d ange­ legt sind, wie folgt:
V33a = C33b·Vpp/(C33a + C33b)
V33b = C33a·Vpp/(C33a + C33b)
wobei die Hochspannung, die an dem Knoten 27 erzeugt wird Vpp ist, und C33a und C33b die Kapazitätswerte der kapazitiven Ele­ mente 33a und 33b darstellen. Daher, wenn der Kapazitätswert C33a gleich dem Kapazitätswert C33b ist, sind die Spannungen, die an die kapazitiven Elemente 33a und 33b angelegt werden gleich 1/2 (=Vpp/2), verglichen mit dem Stabilisierkondensator, der durch einen in Fig. 27 gezeigten Kondensator gebildet wird. Daher ist die Spannung, die an jedes kapazitive Element angelegt wird, in großem Maße verringert, selbst wenn die Kondensatorisolierschicht dünn ist. Die Isoliereigenschaften (die elektrische Durchschlags­ spannung und zeitabhängiger dielektrischer Durchschlag) des Sta­ bilisierkondensators 33 ist in großem Maße verbessert. Somit kann ein Stabilisierkondensator von hoher Zuverlässigkeit realisiert werden, zum Erzeugen einer Hochspannung Vpp in Stabilität.
Der Kapazitätswert des Stabilisierkondensators 330 wird auf einen Schwellenwert, der ausreichend größer als der Kapazitätswert der parasitären Kapazität 7 der Wortleitung 3 ist, eingestellt. Vor­ zugsweise wird der Kapazitätswert des Stabilisierkondensators 330 auf näherungsweise 30 mal der parasitären Kapazität 7 einge­ stellt, wobei die eingenommene Fläche des Stabilisierkondensators 330 und die Aufladegeschwindigkeit (Aufladezeit) des Aus­ gangsknotens 27 im Erzeugen der Hochspannung Vpp in Betracht ge­ zogen wird. Zum Beispiel beträgt in einem 4M dynamischen Direkt­ zugriffsspeicher der Kapazitätswert der parasitären Kapazität 7 näherungsweise 10 pF, und der Kapazitätswert C330 des Stabilisier­ kondensators 330 wird auf näherungsweise 300 pF eingestellt.
Da die kapazitiven Elemente 33a und 33b in Reihe geschaltet sind, müssen die Kapazitätswerte C33a und C33b der kapazitiven Elemente 33a und 33b größer als der Kapazitätswert C330 des Stabilisier­ kondensators 330 sein. Daher müssen die kapazitiven Elemente 33a und 33b eine Elementstruktur von vorzüglicher Raumeffizienz be­ sitzen.
Fig. 2 zeigt eine Struktur des Stabilisierkondensators, der in Fig. 1 gezeigt ist. Der Stabilisierkondensator von Fig. 2 hat eine MOS-Kondensatorstruktur unter Benutzung eines n-FETs. Die kapazitiven Elemente 33a und 33b sind durch eine Zellisolations­ schicht (Feldoxidschicht) 220 isoliert, die auf der Oberfläche eines p-Typ Halbleitersubstrates 200 gebildet ist.
Das kapazitive Element 33a weist n-Typ Dotierungszonen 202a und 202b auf, die in einem vorbestimmten Bereich auf der Oberfläche eines p-Typ Halbleitersubstrates 200 gebildet sind, und eine Ga­ teelektrode 203, die zwischen den Dotierungszonen 202a und 202b auf der Oberfläche des Halbleitersubstrates 200 mit einer Gatei­ solierschicht 204 darunter gebildet ist. Eine Elektrodenzulei­ tungsschicht 208 ist auf den Dotierungszonen 202a und 202b vor­ gesehen. Eine Elektrodenzuleitungsschicht 231a ist auf der Gatee­ lektrode 203 vorgesehen.
Ähnlich dem kapazitiven Element 33a weist das kapazitive Element 33b n-Typ Dotierungszonen 212a und 212b auf, und eine Gateelek­ trode 213, die auf der Oberfläche des Halbleitersubstrates 200 mit einer Gateisolierschicht 214 dazwischen gebildet ist. Eine Elektrodenzuleitungsschicht 218 ist für die Dotierungszonen 212a und 212b vorgesehen. Eine Elektrodenzuleitungsschicht 231b ist für die Gateelektrode 213 vorgesehen.
Die Dotierungszonen 202a und 202b des kapazitiven Elementes 33a sind mit der Gateelektrode 213 des kapazitiven Elementes 33b über die Elektrodenzuleitungsschichten 208 und 231b verbunden. Die Gateelektrode 203 des kapazitiven Elementes 33a ist so verbunden, daß sie die Hochspannung Vpp über die Elektrodenzuleitungsschicht 231a empfängt. Die Dotierungszonen 212a und 212b des kapazitiven Elements 33b sind so verbunden, daß sie Erdpotential GND über die Elektrodenzuleitungsschicht 218 empfangen.
Beim Bilden eines Stabilisierkondensators unter Benutzung eines Feldeffekttransistors vom Typ mit isoliertem Gate, wie in Fig. 2 gezeigt ist, kann ein Stabilisierkondensator in demselben gemein­ kamen Herstellungsprozeß wie dem des Feldeffekttransistors vom Typ mit isoliertem Gate, der in dieser Halbleiterspeichereinrich­ tung verwendet wird, hergestellt werden. Daher kann ein Kondensa­ tor, der vorzüglich in der Raumeffizienz und der Steuerbarkeit der Schichtdicke ist, ohne zusätzliche Herstellungsschritte her­ gestellt werden. Selbst wenn es eine Variation in der Dicke der Gateisolierschicht im Herstellungsprozeß gibt, kann ein Stabili­ sierkondensator mit vorzüglichen isolierenden Eigenschaften rea­ lisiert werden, da die Spannung, die an jedes der kapazitiven Elemente 33a und 33b angelegt wird, auf eine ausreichend niedrige Spannung aufgrund der Kapazitätsteilung eingestellt werden.
Fig. 3 zeigt die Verbindungsstruktur und das elektrische Ersatz­ schaltbild des Stabilisierkondensators von Fig. 2. Unter Bezug­ nahme auf Fig. 3 (a) ist die Gateelektrode 203 des kapazitiven Elements 33a an die Hochspannung Vpp angeschlossen. Die Dotie­ rungszonen des kapazitiven Elements 33a sind zusammen an die Ga­ teelektrode 213 des kapazitiven Elements 33b gekoppelt. Die Do­ tierungszonen des kapazitiven Elements 33b sind beide an das Erd­ potential über die Elektrodenzuleitungsschicht 218 angeschlossen. Das bedeutet, daß die Kapazität, die in Fig. 3 (b) gezeigt ist, elektrisch äquivalent zu der serienverbundenen Struktur zwischen der Hochspannung Vpp und dem Erdpotential GND ist.
In der Struktur, die in Fig. 2 gezeigt ist, ist ein MOS-Konden­ sator durch Benutzung eines n-FETs realisiert. Alternativ kann ein p-FET benutzt werden.
Unter Bezugnahme auf Fig. 4A weist ein Stabilisierkondensator kapazitive Elemente 33c und 33d auf, die unter Benutzung von p-FETs gebildet sind, die in Reihe zwischen der Hochspannung Vpp und dem Erdpotential geschaltet sind. Das kapazitive Element 33c hat seine Dotierungszone mit der Hochspannung Vpp verbunden, und die Gateelektrode mit der Dotierungszone des kapazitiven Elements 33d verbunden. Das kapazitive Element 33d hat die Gateelektrode mit dem Erdpotential verbunden. Eine Halbleiterspeichereinrich­ tung der Erfindung verwendet einen p-FET (zum Beispiel eine In­ verterschaltung einer CMOS-Struktur). Daher können die kapaziti­ ven Elemente 33c und 33b gemäß einem Herstellungsprozeß, der ge­ meinsam zu einem p-FET Herstellungsprozeß in einer Halbleiter­ speichereinrichtung ist, hergestellt werden.
Unter Bezugnahme auf Fig. 4B, weist ein Stabilisierkondensator ein kapazitives Element 33a, das gebildet ist unter Benutzung eines n-FETs und ein kapazitives Element 33d, das gebildet ist unter Benutzung eines p-FETS, auf. Das kapazitive Element 33a hat die Gateelektrode an die Hochspannung Vpp angeschlossen und die Dotierungszone mit der Dotierungszone des kapazitiven Elements 33d verbunden. Das kapazitive Element 33d hat die Gateelektrode mit dem Erdpotential verbunden.
Der in Fig. 4C gezeigte Stabilisierkondensator weist ein kapazi­ tives Element 33c auf, das gebildet ist unter Benutzung eines p-FETs und ein kapazitives Element 33b, das gebildet ist unter Be­ nutzung eines n-FETs. Das kapazitive Element 33c hat die Dotie­ rungszone an die Hochspannung Vpp angeschlossen, und die Gatee­ lektrode mit der Gateelektrode des kapazitiven Elements 33b ver­ bunden. Das kapazitive Element 33b hat die Dotierungszone mit dem Erdpotential verbunden.
Ersatzschaltbilder der Stabilisierkondensatoren von Fig. 4A bis Fig. 4C sind ähnlich zu dem, das in Fig. 3 (b) gezeigt ist. Ein Stabilisierkondensator kann realisiert werden unter Benutzung von Kondensatoren, die in Reihe geschaltet sind, wobei die Spannung, die über jedes der kapazitiven Elemente 33a bis 33d anliegt, ver­ ringert werden kann zum Realisieren eines Stabilisierkondensa­ tors, der vorzüglich in seinen Isolationseigenschaften ist. Wenn ein Stabilisierkondensator vorgesehen ist, der beides einen p-FET und einen n-FET benutzt, kann er durch einen Herstellungsprozeß gebildet werden, der gemeinsam zu dem der CMOS-Schaltungsanord­ nung der Halbleiterspeichereinrichtung ist. Ein stabiles kapazi­ tives Element kann ohne einen zusätzlichen Herstellungsschritt realisiert werden.
Wie oben beschrieben, wird ein FET mit einer Struktur, die iden­ tisch zu der des FETs, der in der Halbleiterspeichereinrichtung verwendet wird (identische Gateisolationsschichtdicke), für das kapazitive Element zur Hochspannungsstabilisation verwendet. Mit anderen Worten, die kapazitiven Elemente 33a und 33b (33c und 33c) und ein FET in der Halbleiterspeichereinrichtung können mit demselben Herstellungsprozeß gebildet werden. Dieser Herstel­ lungsprozeß wird im nachfolgenden kurz beschrieben.
Ein Fall wird betrachtet, wo ein FET auf Bereichen I und II eines Halbleiterchips 200, wie in Fig. 5 gezeigt ist, gebildet werden soll. Ein kapazitives Element zur Hochspannungsstabilisation soll im Bereich I gebildet werden. Ein FET einer anderen Schaltungs­ anordnung soll im Bereich II gebildet werden. Hier wird ein Fall betrachtet, wo ein n-FET in jedem der Bereiche I und II gebildet werden soll.
Unter Bezugnahme auf die Fig. 6 (a) und (b) ist dünner thermi­ scher Oxidfilm (Unterlage-Oxidfilm) 502 auf der Oberfläche eines p-Typ Halbleitersubstrates 500 aufgewachsen. Dann wird eine Sili­ ziumnitridschicht 504 durch CVD (chemisches Abscheiden aus der Gasphase) abgeschieden zum Bilden einer Zweischichtenisolations­ schicht. Fig. 6 (a) zeigt den FET-Bildungsprozeß im Bereich I, und Fig. 6 (b) zeigt den FET-Bildungsprozeß im Bereich II. In der folgenden Beschreibung zeigt (a) den Bildungsprozeß eines kapazitiven Elements zur Kapazitätsstabilisation, und (b) zeigt den FET-Bildungsprozeß der anderen Schaltungsanordnung in jeder Figur.
Unter Bezugnahme auf die Fig. 7 (a) und (b) wird auf die Bil­ dung einer Resistschicht folgend, Strukturieren dieser Resist­ schicht unter Benutzung einer photolithographischen Technik durchgeführt zum Bilden eines strukturierten Resists 506. Unter Benutzung des strukturierten Resists 506 als Maske wird eine Siliziumnitridschicht 504, die auf einem Bereich, der ein Elementisolationsbereich sein soll, durch Ätzen entfernt.
Wie in Fig. 8 gezeigt ist, werden p-Typ Dotierungen wie Bor auf die Oberfläche des Elementisolationsbereichs im Halbleitersub­ strat 500 implantiert unter Benutzung des Resistmuster 506 als Maske, zum Bilden eines ionenimplantierten Bereiches 508 als ein Kanalstopper um die Schwellenspannung eines parasitären MOS-FETs größer als einen vorbestimmten Wert einzustellen. Hier bezeichnet ein parasitärer MOS-FET einen parasitären FET, der einer MOS-Struktur zugeschrieben wird, die aus einem Verdrahtungsmaterial, einer Feldoxidschicht und einem Halbleitersubstrat gebildet ist. Die Isolation zwischen Elementen muß durch Einstellen einer hohen kritischen Spannung, d. h. Schwellenspannung, bei der der parasi­ täre MOS-FET leitet, gesichert werden. Zu diesem Zweck wird eine Ionenimplantation als Kanalstopper durchgeführt.
Unter Bezugnahme auf Fig. 9 wird, nachdem der strukturierte Re­ sist 506 entfernt ist, thermische Oxidation durchgeführt mit der Siliziumnitridschicht 504 als Maske, zum Aufwachsen einer dicken Siliziumdioxidschicht (Feldoxidschicht) 510 selektiv auf dem Ele­ mentisolationsbereich. Solch ein Feldoxidationsverfahren wird LOCOS (lokale Oxidation von Silizium) genannt. Hierbei ist eine Feldoxidschicht 510 auch unterhalb der Siliziumnitridschicht 504 aufgewachsen, wodurch die Siliziumnitridschicht 504 zum Teil an­ gehoben wird (Vogelschnabel). Während dieses Aufwachsen der Feld­ oxidschicht 510 ist der kanalstopperdotierungsimplantierte Be­ reich 504 diffundiert und aktiviert, wobei ein Kanalstopperbe­ reich 508a unterhalb der Feldoxidschicht 510 gebildet ist. Durch diese Reihe von Herstellungsschritten wird die Elementisolation vervollständigt.
Unter Bezugnahme auf Fig. 10 werden die Siliziumnitridschicht 504 und der Unterlageoxidfilm 502, die nicht länger benötigt wer­ den, durch Ätzen entfernt zum Freilegen der Oberfläche des Halb­ leitersubstrates 500.
Unter Bezugnahme auf Fig. 11 wird thermische Oxidation durchge­ führt auf dem freigelegten Abschnitt der Oberfläche des Halblei­ tersubstrates 500 zum Aufwachsen einer dünnen Gateoxidschicht 512. Besondere Aufmerksamkeit wird der Steuerung der Schichtdicke und der Schichtqualität der Gateoxidschicht 512 geschenkt, da diese einen großen Effekt auf die Schwellenspannung des MOS-FET ausüben.
Unter Bezugnahme auf Fig. 12 wird eine Ionenimplantation von p-Typ Dotierungen wie Bor ausgeführt zum Einstellen der Schwellen­ spannung des MOS-FET auf einen vorbestimmten Wert. Die Ionenim­ plantation, die in Fig. 12 gezeigt ist, ist so gerichtet, daß die Schwellenspannung des FET gesteuert wird. Wenn ein Transistor mit einer verschiedenen Schwellenspannung gebildet werden soll, wird die Ionenimplantation von p-Typ oder n-Typ Dotierungen nur für einen gewünschten FET unter Benutzung eines Resists als Maske ausgeführt.
Unter Bezugnahme auf Fig. 13 wird n-Typ polykristallines Silizi­ um über der ganzen Oberfläche durch zum Beispiel CVD abgeschie­ den. Unter Benutzung des Resistmusters 516 als Maske wird dieses polykristalline Silizium geätzt, zum Bilden einer Gateelektrode 514. Eine Schicht aus Refraktärmetallsilizid wie Molybdänsilizid oder Wolframsilizid kann als Material für die Gateelektrode an­ stelle der polykristallinen Siliziumschicht 514 verwendet werden.
Unter Bezugnahme auf Fig. 14 werden, nachfolgend auf die Entfer­ nung des Resistmusters 514, n-Typ Dotierungen (wie Phosphor oder Arsen) von hoher Konzentration in Selbstausrichtung ionenimplan­ tiert unter Benutzung der Gateelektrodenschicht 514 und der Feld­ oxidschicht 510 als Maske. Dann wird eine Wärmebehandlung zum elektrischen Aktivieren der implantierten Ionen ausgeführt, wobei Source- und Drainbereiche 516 gebildet werden. Als Ergebnis ist die Grundstruktur eines MOS-FET gebildet.
Die Polysiliziumschicht, die oberhalb der Feldoxidschicht 510 gebildet ist, ist eine andere Verbindungsschicht. Sie wird durch denselben Prozeß wie die Gateelektrodenschicht 514 gebildet. Sol­ che Verbindungsschichten beinhalten zum Beispiel eine Wortleitung in einem Speicherzellenfeld.
Unter Bezugnahme auf Fig. 15 ist eine PSG-Schicht (Phosphorsili­ katglasschicht) 518 durch CVD aufgewachsen zum Bilden eines Zwi­ schenschichtisolierfilms. Dann wird auf die PSG-Schicht 518 ein Aufschmelzprozeß angewendet zum Planarisieren der Oberfläche der­ selben.
Unter Bezugnahme auf Fig. 16 ist der Zwischenschichtisolierfilm (PSG-Schicht) 518 selektiv geätzt unter Benutzung eines Resistmu­ sters als Maske zum Freilegen der Oberfläche der Source- und Drainbereiche 516 (Bildung von Kontaktfenstern). Dann wird ein Leiter mit niedrigem Widerstand wie zum Beispiel aus Aluminium über der ganzen freigelegten Oberfläche des Halbleitersubstrates durch PVD (physikalisches Abscheiden aus der Gasphase) oder CVD aufgewachsen. Dann wird Ätzen ausgeführt unter Benutzung eines Resistmusters (nicht gezeigt) zum Bilden von vorbestimmten Elek­ trodenverbindungsschichten 520a und 520b. Als nächstes wird eine thermische Behandlung (Sintern) angewendet zum Bilden eines guten ohmschen Kontaktes zwischen den Elektrodenverbindungsschichten 520a und 520b und dem Source/Drainbereich 516. In der in Fig. 16 gezeigten Struktur ist die FET Elektrodenverbindungsschicht 520b so strukturiert, daß sie sich zu einem angrenzenden Element in dem kapazitiven Elementbildungsbereich, der in Fig. 16(a) ge­ zeigt ist, erstreckt.
Wie in Fig. 17 gezeigt ist, ist die Elektrodenverbindungsschicht 520b mit der Gateelektrode 514b des kapazitiven Elements 33b ver­ bunden, um als kapazitives Element, das in diesem Stabilisierkon­ densator enthalten ist, zu funktionieren. Das Kontaktfenster für die Gateelektrode 514b wird zur selben Zeit gebildet wie das Kon­ taktfenster für die Source- und Drainbereiche in dem Schritt, der in Fig. 16 gezeigt ist, gebildet wird. Elektrodenverbindungs­ schicht 520c des kapazitiven Elements 33b ist so angeordnet, daß sie mit dem Erdpotential in einem nachfolgenden Schritt verbunden wird. Die Gateelektrodenschicht 514a des kapazitiven Elements 33a ist so angeordnet, daß sie die Hochspannung Vpp empfängt. Durch diesen Verdrahtungsschritt kann ein kapazitives Element mit einer Struktur, die identisch ist zu der des FET der anderen Schal­ tungsanordnung wie in Fig. 16(b) gezeigt ist, ohne zusätzlichen Herstellungsschritt gebildet werden.
Unter Bezugnahme auf Fig. 18 sind die obersten Schichten der Elektrodenverbindungsschichten 520a, 520b und 520c aus zum Bei­ spiel Aluminium gebildet. Zum Verhindern von Korrosion und Ver­ unreinigung der Elektrodenverbindungsschicht ist eine Schutz­ schicht 522 aus einer PSG-Schicht oder Siliziumnitridschicht durch Plasma-CVD wie in Fig. 18 gezeigt ist, gebildet. Unter Benutzung eines Resistmusters, das nicht gezeigt ist, als Maske, ist ein Kontaktloch 524 gebildet zum Bilden von Kontakt mit einem Anschlußabschnitt zur Verbindung mit einem externen Anschluß oder einer anderen Verbindungsschicht in einer Vielschichtverbindungs­ struktur (in der vorliegenden Ausführungsform ist die Schutz- oder Passivierungsschicht ein Zwischenschichtisolierfilm). Die nicht mehr erforderliche Resistschicht wird dann entfernt.
Durch die oben beschriebene Struktur kann ein stabilisierendes kapazitives Element und ein FET in einer anderen Schaltungsanord­ nung durch denselben Herstellungsprozeß gebildet werden. Das sta­ bilisierende kapazitive Element kann eine Struktur identisch zu der eines FETs, der in der Halbleiterspeichereinrichtung verwen­ det wird, haben.
In der oben beschriebenen Ausführungsform ist ein kapazitives Element unter Benutzung eines n-FETs in einer Halbleiterspeicher­ einrichtung gebildet. Dieser n-FET wird bezeichnet wie es in der allgemeinen Schaltungsanordnung gebräuchlich ist. Ein kapazitives Element zur Hochspannungsstabilisation kann eine Struktur ähnlich der des Auswahltransistors 5 der Speicherzelle 1, wie in Fig. 19A gezeigt ist, haben.
Unter Bezugnahme auf Fig. 19A weist der Auswahltransistor 5 der Speicherzelle 1 eine Dotierungszone 511c, die zum Sourcebereich an der Oberfläche eines Halbleitersubstrates 550 wird, eine Do­ tierungszone 511d, die der Drainbereich wird, eine Gateelektro­ denschicht 554c, die zwischen den Dotierungszonen 511c und 511d auf der Oberfläche des Halbleitersubstrates 550 mit der Gateiso­ lierschicht 557 darunter gebildet ist, eine Elektrodenschicht 553 auf einer Dotierungszone 551d zum Bilden einer Elektrode (Spei­ cherknoten) des Speicherzellenkondensators, und eine Elektroden­ schicht 555 auf der Elektrodenschicht 553 zum Bilden der anderen Elektrode (Zellplatte) des Speicherzellenkondensators, auf.
Im allgemeinen sind die Gateelektrodenschicht 554c, die Elektro­ denschicht 553 und die Elektrodenschicht 555 jeweils aus einem ersten Niveau polykristalliner Siliziumschicht, einem zweiten Niveau polykristalliner Siliziumschicht und einem dritten Niveau polykristalliner Siliziumschicht gebildet. Die Elektrodenverbin­ dungsschicht 556c (Bitleitung) ist, entsprechend der Dotierungs­ zone 551c, die der Sourcebereich wird, aus einer Schicht mit nie­ drigem Widerstand wie einer Aluminiumschicht gebildet.
Der Stabilisierkondensator 330 weist Dotierungszonen 551a und 551b, die auf dem Halbleitersubstrat 550 gebildet sind, eine Gateelektrode 554a, die auf der Dotierungszone 551a gebildet ist, und eine Gateelektrode 554d, die auf der Dotierungszone 551b ge­ bildet ist, auf. Die Dotierungszonen 551a und 551b sind durch denselben Herstellungsprozeß der Dotierungszonen 551c und 551d des Auswahltransistors 5 der Speicherzelle gebildet. Die Gate­ elektrodenschichten 554a und 554b sind durch denselben Prozeß der Gateelektrode 554c des Auswahltransistors 5 gebildet.
Im Stabilisierkondensator 330 ist die Dotierungszone 551b so ver­ bunden, daß sie das Erdpotential über die Elektrodenverbindungs­ schicht 556b empfängt, und die Elektrodenverbindungsschicht 556a ist mit der Gateelektrode 554b verbunden. Die Gateelektrode 554a ist so angeschlossen, daß sie die Hochspannung Vpp empfängt. Die Elektrodenverbindungsschichten 556b und 556a sind in demselben Prozeß gebildet als dem der Elektrodenverbindungsschicht 556c. Die Speicherzellenstruktur ist nicht auf die eines Stapelkonden­ sators beschränkt, wie in Fig. 19A gezeigt ist, und eine andere Kondensatorstruktur wie die eines Grabentransistors kann verwen­ det werden.
Fig. 19B zeigt die Struktur eines Stabilisierkondensators, der durch einen CMOS-Prozeß gebildet ist. Unter Bezugnahme auf Fig. 19B weist der Stabilisierkondensator 330 kapazitive Elemente 33a und 33d auf. Das kapazitive Element 33a weist eine p-Typ Wanne 580, die an einem vorbestimmten Bereich eines n-Typ Halbleiter­ substrates 570 gebildet ist, eine n-Typ Dotierungszone 582, die an der Oberfläche der p-Typ Wanne 580 gebildet ist, und eine Ga­ teelektrode 586, die zwischen den Dotierungszonen 582 auf der Oberfläche des Wannenbereiches mit der Gateisolierschicht 584 darunter gebildet ist, auf.
Ein kapazitives Element 33d weist eine p-Typ Dotierungszone 572, die an der Oberfläche des n-Typ Halbleitersubstrates 570 gebildet ist, und eine Gateelektrode 576 zwischen den Dotierungszonen 572 auf der Oberfläche des Substrates mit einer Gateisolierschicht 574 darunter, auf. Die Dotierungszone 572 ist mit der Dotierungs­ zone 582 verbunden. Die Gateelektrode 586 ist so angeschlossen, daß sie die Hochspannung Vpp empfängt, und die Gateelektrode 576 ist so angeschlossen, daß sie das Erdpotential GND empfängt. Das kapazitive Element 33a ist aus einem n-FET gebildet, und das ka­ pazitive Element 33d ist aus einem p-FET gebildet. Ein Stabili­ sierkondensator kann durch denselben Herstellungsprozeß einer CMOS-Schaltungsanordnung in der Halbleiterschaltungseinrichtung gebildet werden.
Fig. 20 zeigt eine Struktur einer Halbleiterschaltungseinrich­ tung gemäß einer anderen Ausführungsform der vorliegenden Erfin­ dung. In Fig. 20 generiert ein sich auf dem Chip befindlicher Ringoszillator 630 ein periodische Signal Φc an einen hochspan­ nungserzeugenden Schaltkreis HVG (Knoten 28). Der hochspannungs­ erzeugende Schaltkreis HVG weist eine Verstärkereinheit 400 und einen Stabilisierkondensator 330 auf. Die Struktur desselben ist ähnlich der, die in Fig. 1 gezeigt ist.
Ein Wortleitungstreiber WDi ist entsprechend jeder Wortleitung 3 (WLi) vorgesehen. Ein X-Dekoder ADXi ist entsprechend dem Wort­ leitungstreiber WDi vorgesehen.
Der Wortleitungstreiber Wdi weist einen n-FET 614 zum Durchlassen des Ausgangs des X-Dekoders ADXi, der an einem Knoten 9 bereitge­ stellt ist, einen p-FET 611a, der zwischen einem Knoten 10, der die Hochspannung Vpp empfängt und einem Knoten 613a vorgesehen ist, einen p-FET 611b, der zwischen den Knoten 10 und 613b vor­ gesehen ist, und einen n-FET 612, der auf das Potential des Kno­ tens 613a anspricht zum Entladen des Knotens 613b auf Erdpoten­ tial, auf. Die p-FETs 611a und 611b haben die Gates und Drains kreuzgekoppelt.
Eine Speicherzelle 1 weist einen Auswahltransistor 5 und einen Speicherkondensator 6 auf. In Antwort auf das Hochpegelpotential eines Signals auf der Wortleitung 3 wird der Speicherkondensator 6 mit einer Bitleitung 2 (BLi) über den Auswahltransistor verbun­ den.
Der Aufbau in Fig. 20 schließt keine Schaltungsanordnung zum Erzeugen eines Wortleitungstreibersignals Φx, das in Fig. 1 ge­ zeigt ist, auf. Die Hochspannung Vpp wird konstant an den Wort­ leitungstreiber WDi angelegt. Eine Verzögerung in dem Schalt­ kreis, der ein Wortleitungstreibersignal erzeugt, kann eliminiert werden, und eine Wortleitung wird mit hoher Geschwindigkeit ge­ trieben. Daher ist die Speicherzellenzugriffsgeschwindigkeit ver­ bessert. Im Wortleitungstreiber WDi muß die Größe (oder Gatebrei­ te) des p-FETs 611b größer sein als die des n-FETs 612. Dies ist so, da die Wortleitung 3 mit hoher Geschwindigkeit ausgeladen wer­ den muß.
Der n-FET 614 empfängt eine interne Betriebsversorgungsspannung Vcc über den Knoten 8 an seinem Gate. Der n-FET 614 dient dazu, daß verhindert wird, daß die Hochspannung Vpp an den Knoten 9 angelegt wird. Der Betrieb des in Fig. 20 gezeigten Wortlei­ tungstreiber WDi wird im nachfolgenden unter Bezugnahme auf Fig. 21 beschrieben, welche ein Signalformdiagramm ist.
Wenn der X-Dekoder ADXi einen ausgewählten Zustand erreicht, fällt der Ausgang desselben von einem H-Pegel zu einen L-Pegel. Zur Zeit t0 wird eine Zeilenauswahloperation nicht durchgeführt, und das Potential des Knotens 9 erreicht einen H-Pegel der inter­ nen Betriebsversorgungsspannung Vcc. In diesem Zustand ist die Hochspannung Vpp konstant am Knoten 10 angelegt. Da der Knoten 613a ein Signal mit H-Pegel über den n-FET 614 empfängt, ist der n-FET 12 EIN zum Entladen des Potentials des Knotens 613b auf den Pegel des Erdpotentials. In Antwort darauf wird der p-FET 611a eingeschaltet, wobei das Potential des Knotens 613a ansteigt, und der p-FET 611b wird vollständig abgeschaltet. Daher erreicht das Potential des Knotens 613a schließlich den Pegel der Hochspannung Vpp.
Zur Zeit t1 wird eine Zeilenauswahloperation ausgeführt, und das Potential des Knotens 9 fällt auf den L-Pegel ab. Das Potential des Knotens 613a wird über den n-FET 614 und den Knoten 9 (über den X-Dekoder ADXi) gegen den Pegel des Erdpotentials entladen. Als Ergebnis wird der n-FET 612 ausgeschaltet, der p-FET 611b eingeschaltet, und der p-FET 611a wird eingeschaltet. Der Knoten 613b steigt auf den Pegel der Hochspannung Vpp über den p-FET an, so daß ein Wortleitungstreibersignal Φxi mit dem Pegel der Hoch­ spannung Vpp auf der Wortleitung 3 übertragen wird. In der in Fig. 20 gezeigten Struktur steigt das Potential der Wortleitung 3 (des Wortleitungstreibersignals Φxi) simultan mit der Auswahl des X-Dekoder ADXi, so daß der Auswahltransistor 5 der Speicher­ zelle 1 schnell eingeschaltet wird, was in einer Zunahme der Da­ tenzugriffsgeschwindigkeit resultiert.
Wenn ein Speicherzyklus zur Zeit t2 abgeschlossen ist, steigt das Potential des X-Dekoders ADXi auf den H-Pegel der internen Be­ triebsversorgungsspannung Vcc. Als Ergebnis wird das Potential des Knotens 613a auf den Pegel Vcc-VTN über den n-FET 614 aufge­ laden. Wenn das Potential des Knotens 613a den Pegel Vcc-VTN er­ reicht, wird der n-FET 612 eingeschaltet zum Entladen des Knotens 613b auf den Pegel des Erdpotentials, und der p-FET 611a wird eingeschaltet zum Anheben des Pegels des Knotens 613a auf die Hochspannung Vpp. Als Ergebnis wird der p-FET 611b völlig ausge­ schaltet, und der Knoten 613b wird auf den Erdpotentialpegel durch n-FET 612 entladen.
Ein Stabilisierkondensator 330 zum Stabilisieren der Hochspannung Vpp weist kapazitive Elemente 33a und 33b, die selbst im Fall einer Struktur eines Wortleitungstreibersystems, wie es in Fig. 20 gezeigt ist, in Serie geschaltet sind, auf. Daher kann die Hochspannung Vpp in Stabilität erzeugt werden, wodurch eine aus­ gewählte Wortleitung mit hoher Geschwindigkeit auf den Pegel der Hochspannung aufgeladen werden kann.
Die interne Betriebsversorgungsspannung Vcc wird nachfolgend be­ schrieben. Eine externe Versorgungsspannung Vd kann direkt als interne Betriebsversorgungsspannung Vcc verwendet werden (das bedeutet, Vd = Vcc). Zum Beispiel muß in einem System wie einem tragbaren Personalcomputer mit einer Batterie als Leistungsquel­ le, der Leistungsverbrauch des ganzen Systems minimiert werden, um die Lebensdauer der Batterie zu erhöhen. Um den Leistungsver­ brauch zu reduzieren, wird die Betriebsversorgungsspannung eines dynamischen Direktzugriffsspeichers verringert. Da der Leistungs­ verbrauch proportional zum Quadrat der Spannung ist, kann der Leistungsverbrauch durch Vorsehen einer niedrigen Betriebsversor­ gungsspannung auf ein annehmbares Niveau reduziert werden. Eine Erniedrigung der Versorgungsspannung wird ebenso den Betrag an Wärme, der mit dem Leistungsverbrauch verknüpft ist, reduzieren. Daher kann ein dynamischer Direktzugriffsspeicher in einer ökono­ mischen Plastikpackung untergebracht werden.
Wenn eine externe Versorgungsspannung verringert wird und direkt als interne Betriebsversorgungsspannung eines Direktzugriffs­ speichers verwendet wird, haben FETs des Speicherzellenfeldes und der peripheren Schaltungsanordnung des dynamischen Direktzu­ griffsspeichers zumindest eine Gateisolierschicht derselben Dicke (oder derselben Struktur). Daher benützt der Kondensator der oben beschriebenen Ausführungsformen zum Stabilisieren von Hochspan­ nung zum Treiben einer Wortleitung einen FET mit einer Struktur (oder einer Dicke einer Gateisolationsschicht) identisch zu der des FETs des Speicherzellenfeldes oder peripheren Schaltungsan­ ordnung.
Es ist ein dynamischer Direktzugriffsspeicher bekannt, in dem eine externe Versorgungsspannung Vd durch eine auf dem Chip be­ findliche interne Spannungserniedrigungsschaltung erniedrigt wird, zum Erzeugen einer internen Betriebsversorgungsspannung Vcc (Vd < Vcc). Dies wird so gehandhabt, da der Fortschritt in der Miniaturisierung von logischen LSIs wie zum Beispiel Mikroprozes­ soreinheiten, die die Systemversorgungsspannung bestimmen, nicht dem eines dynamischen Direktzugriffsspeichers folgt, und die Sy­ stemversorgungsspannung nicht entsprechend der Miniaturisierung eines dynamischen Direktzugriffsspeichers reduziert werden kann. In diesem Fall reduziert eine interne Spannungserniedrigungs­ schaltung die externe Versorgungsspannung zum Erzeugen einer in­ ternen Betriebsversorgungsspannung Vcc, um die Zuverlässigkeit eines dynamischen Direktzugriffsspeichers (die Zuverlässigkeit der Gateisolierschicht des FETs) zu sichern.
Die Struktur eines dynamischen Direktzugriffsspeichers ist haupt­ sächlich in zwei Klassen klassifiziert, entsprechend wo die in­ terne herunterkonvertierte Versorgungsspannung angelegt wird. Genauer gesagt, (1) die interne herunterkonvertierte Versorgungs­ spannung wird sowohl an die periphere Schaltungsanordnung als auch an das Speicherzellenfeld angelegt, und (2) die externe Ver­ sorgungsspannung wird an die periphere Schaltungsanordnung ange­ legt, und die interne herunterkonvertierte Versorgungsspannung wird nur an das Speicherzellenfeld angelegt.
Im ersten Aufbau ist die Betriebsversorgungsspannung in einem gesamten dynamischen Direktzugriffsspeicher verringert. Dies bie­ tet den Vorteil des Beschleunigens des Betriebs zusätzlich zu den vorher erwähnten Vorteilen der Zuverlässigkeit und dem Lei­ stungsverbrauch eines dynamischen Direktzugriffsspeichers. Die Betriebsgeschwindigkeit der peripheren Schaltungsanordnung pro­ portional zur Fähigkeit eines FETs zu treiben, hängt von der Be­ triebsversorgungsspannung und insbesondere von der Gatespannung ab. Eine Schaltung mit periodischer Struktur, in der identische Strukturen wiederholt sind wie in einem Speicherzellenfeld und in einem Leseverstärker, hat eine große Lastkapazität. Daher wird die Operationsgeschwindigkeit bestimmt durch eine RC-Zeitkonstan­ te, die durch einen Lastkondensator und Widerstand bestimmt ist, und wird nicht so sehr durch die Versorgungsspannung beeinflußt wie in der peripheren Schaltungsanordnung. In einem dynamischen Direktzugriffsspeicher ist ein großer Spielraum für die Betriebs­ ablaufsteuerung der peripheren Schaltungsanordnung angelegt, zum Vermeiden eines Fehlanpassungsbetriebs zwischen der peripheren Schaltungsanordnung und der Schaltung mit der periodischen Struk­ tur. Durch Verringern der Versorgungsspannung der peripheren Schaltungsanordnung kann dieser Betriebsablaufssteuerungsspiel­ raum reduziert werden, um eine Verringerung der Zugriffszeit zu erhalten.
In der ersten Struktur (1) sind die Dicken der Gateisolierschich­ ten der FETs in der peripheren Schaltungsanordnung und dem Spei­ cherzellenfeld identisch (die Größe ist verschieden). Daher kann ein FET mit einer Struktur (Dicke der Gateisolierschicht), die identisch zu der eines FETs der peripheren Schaltungsanordnung und des Speicherzellenfeldes ist, als der Kondensator zum Stabi­ lisieren der Hochspannung zum Treiben einer Wortleitung verwendet werden.
In der zweiten Struktur (2) wird eine interne herabkonvertierte Versorgungsspannung an die Wortleitung angelegt, die die höchste Spannung empfängt oder an den Schaltkreis der direkt diese Wort­ leitung treibt, um Zuverlässigkeit derselben zu gewährleisten. Die Leistungsaufnahme ist signifikant unterdrückt, da die Versor­ gungsspannung des Speicherzellenfeldes verringert ist. In diesem Fall ist die Gateisolationsschicht des FETs der peripheren Schal­ tungsanordnung an die die externe Versorgungsspannung angelegt wird, dicker gemacht als die des FETs des Speicherzellenfeldes.
Fig. 22 zeigt schematisch den Aufbau eines dynamischen Direktzu­ griffsspeichers, der eine interne Spannungserniedrigungsschaltung aufweist. Unter Bezugnahme auf Fig. 22 weist ein dynamischer Direktzugriffsspeicher 700 ein Speicherzellenfeld 702 mit Spei­ cherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind, eine Spannungserniedrigungsschaltung 704 zum Herabkonver­ tieren einer externen Versorgungsspannung Vd zu einer internen Versorgungsspannung Vcc von einem vorbestimmten Spannungspegel, einen Feldtreiberschaltkreis 706, der mit der internen Versor­ gungsspannung Vcc von der Spannungserniedrigungsschaltung 704 arbeitet zum Treiben des Speicherzellenfeldes 702, einen periphe­ ren Schaltkreis 708, der mit der externen Betriebsversorgungs­ spannung Vd als Betriebsversorgungsspannung arbeitet, einen peri­ pheren Steuerschaltkreis 710, der mit der externen Versorgungs­ spannung Vd als Betriebsversorgungsspannung arbeitet zum Steuern des Betriebs des peripheren Schaltkreises 708, und einen Einga­ be/Ausgabeschaltkreis 712 mit der externen Versorgungsspannung Vd als der Betriebsversorgungsspannung zur Eingabe/Ausgabe eines Signals mit einer externen Einrichtung, auf. Der Eingabe/Ausgabe­ schaltkreis 712 arbeitet unter Steuerung des peripheren Steuer­ schaltkreises 710.
Der Feldtreiberschaltkreis 706 weist einen Wortleitungstreiber­ schaltkreis, eine Leseverstärkerschaltkreis, einen Leseverstär­ kertreiberschaltkreis, und einen Vorauflade/Gleichrichtschalt­ kreis auf. Mit anderen Worten, der Feldtreiberschaltkreis 706 weist die Schaltungsanordnung zum Übertragen eines Signals direkt an das Speicherzellenfeld 702 auf.
Der periphere Schaltkreis 708 weist einen Adreßdekoder (X und Y) auf. Der periphere Steuerschaltkreis 710 steuert den Betrieb des Eingabe/Ausgabeschaltkreises 712 zusätzlich zu dem des peripheren Schaltkreises 708 und erzeugt jedes interne Steuersignal in Ant­ wort auf extern angelegte Steuersignale /RAS, /CAS, und /WE. Der periphere Steuerschaltkreis 710 kann implementiert werden zum Erzeugen eines Signals, das die Betriebsablaufsteuerung des Feld­ treiberschaltkreises 706 definiert.
Der Eingabe-/Ausgabeschaltkreis 712 weist einen Adreßpuffer zu­ sätzlich zu einem Dateneingabe/-ausgabeschaltkreis auf. Der Ein­ gabe-/Ausgabeschaltkreis 712 führt die Eingabe/Ausgabe eines Si­ gnals mit einer externen Einrichtung aus, mit der externen Ver­ sorgungsspannung Vd als Betriebsversorgungsspannung. Der Eingabe- /Ausgabeschaltkreis 712 weist einen Pufferschaltkreis auf, um als Schnittstelle zu einer externen Einrichtung zu dienen. Daher kann ein peripherer Schaltkreis 708 eine Schreibschaltung zum Empfan­ gen einer Ausgabe des Eingabe-/Ausgabeschaltkreises (Puffer­ schaltkreises) 712 aufweisen zum Erzeugen eines internen Schreib­ datums, und eine Vorverstärkerschaltung zum Verstärken eines Da­ tums, das aus dem Speicherzellenfeld ausgelesen wird.
In dem Fig. 22 gezeigten Aufbau haben die FET-Komponenten des Feldtreiberschaltkreises 706 und des Speicherzellenfeldes 702 verringerte Schichtdicken, und die Gateisolierschichten der FETs des Spannungserniedrigungsschaltkreises 706, des peripheren Schaltkreises 708, des Eingabe-/Ausgabeschaltkreises 712 und des peripheren Steuerschaltkreises 710 haben erhöhte Dicken.
Wenn ein FET als Kondensator verwendet wird, muß die Dicke der Gateisolierschicht minimiert werden, um die belegte Fläche zu reduzieren. Daher wird ein FET mit einer Struktur (Dicke der Ga­ teisolierschicht), die identisch ist zu der in dem Speicherzel­ lenfeld 702 und dem Feldtreiberschaltkreis 706 als kapazitives Element verwendet, das in dem Kondensator zum Stabilisieren der wortleitungstreibenden Hochspannung Vpp enthalten ist. Selbst wenn die Dicke der Gateisolationsschicht reduziert ist, wird die Hochspannung Vpp geteilt, um an jedes kapazitive Element angelegt zu werden, so daß die dielektrischen Durchschlagsspannungseigen­ schaften gewährleistet sind. Somit kann ein kapazitives Element, das eine verringerte Fläche einnimmt, erhalten werden.
In einem dynamischen Direktzugriffsspeicher, der einen internen Spannungserniedrigungsschaltkreis verwendet, kann die Gateiso­ lierschicht der FETs des internen Spannungserniedrigungsschalt­ kreises und des Eingabe-/Ausgabeschaltkreises in beiden der oben beschriebenen Strukturen (1) und (2) dick gemacht 12634 00070 552 001000280000000200012000285911252300040 0002004343284 00004 12515 werden. Dies ist dazu, daß diese Schaltkreise mit einer externen Versorgungs­ spannung Vd betrieben werden zum Herstellen einer Schnittstelle mit einer externen Quelle oder Einrichtung. Jedoch haben solch ein interner Spannungserniedrigungsschaltkreis und Eingabe-/Aus­ gabeschaltkreise Dicken der Gateisolierschicht, die entsprechend der Reduzierung der angelegten Versorgungsspannung verringert sind. Die Größe eines FETs wird, basierend auf der Dicke der Ga­ teisolierschicht, optimiert. In dem Maße wie die Gateisolier­ schicht dünner wird, wird die Gatelänge kleiner zum Verringern der Gateverzögerung (Signalübertragungsverzögerung). Dies resul­ tiert in einer Vergrößerung der Geschwindigkeit. Dies gilt auch für den Fall, bei dem ein interner Spannungserniedrigungsschalt­ kreis nicht verwendet wird, und eine externe Versorgungsspannung als interne Versorgungsspannung ohne Verringerung verwendet wird.
Da jedoch ein Eingabe-/Ausgabeschaltkreis mit einem externen An­ schluß (Zuleitungsanschluß) verbunden ist, wird die Verringerung in der Gateisolationsschicht proportional zu der angelegten Be­ triebsversorgungsspannung eine Abnahme der Zuverlässigkeit in-u­ zieren. Dies wird im nachfolgenden genau beschrieben.
Fig. 23 zeigt ein Beispiel einer Struktur eines Eingabe-/Ausga­ beschaltkreises. Fig. 23A zeigt eine Struktur einer Signaleinga­ beschaltung (Eingabepuffer), und Fig. 23B zeigt eine Struktur einer Signalausgabeschaltung (Ausgabepuffer). Die Pufferschaltun­ gen von Fig. 23A und 23B können einen Adreßpuffer, ein Daten­ eingabepuffer und ein Datenausgabepuffer sein.
Unter Bezugnahme auf Fig. 23A weist eine Signaleingabeschaltung 750 zwei hintereinandergeschalte Stufen von Inverterschaltung 760 und 770 auf. Die Inverterschaltung 760 weist einen p-FET 762 und einen n-FET 764, die komplementär verbunden sind zwischen einer Versorgungsspannung (es kann eine externe Versorgungsspannung oder eine interne Versorgungsspannung sein) Vcc und dem Erdpoten­ tial, auf. Die Gates des p-FETs 762 und des n-FETs 764 sind mit einem externen Anschluß (Zuleitungsanschluß) 780 verbunden. Die Inverterschaltung 770 weist einen p-FET 772 und eine n-FET 774 auf, die komplementär verbunden sind zwischen der Versor­ gungsspannung Vcc und dem Erdpotential. Ein Ausgang der Inverter­ schaltung 760 der ersten Stufe wird an die Gates des p-FETs 772 und des n-FETs 774 angelegt. Ein Ausgang der Inverterschaltung 770 wird an eine interne Schaltung angelegt zum Ausführen eines gewünschten Signalprozesses.
Die Gateisolierschichten der FETs 772 und 774, die die Komponen­ ten der Inverterschaltung 770 sind, können entsprechend der Ver­ sorgungsspannung Vcc in der Dicke verringert werden. Die Gateiso­ lierschichten der FETs 762 und 764 können jedoch nicht mit der Versorgungsspannung Vcc in der ersten Stufe der Inverterschaltung 760, die direkt an einen externen Anschluß angeschlossen ist, reduziert werden. Eine Lade-/Entladeklemmdiode (Schutzdiode) zum Abfangen einer abnormal hohen Spannung ist zwischen dem externen Anschluß 780 und dem Eingabeabschnitt der Inverterschaltung 760 vorgesehen. Solch eine Schutzdiode ist zwischen dem externen An­ schluß 780 und dem Versorgungsspannungsknoten und zwischen dem externen Anschluß 780 und dem Erdpotential vorgesehen. Wenn ein geladener menschlicher Körper oder ein Objekt in Kontakt mit dem externen Anschluß 780 kommt, tritt ein Entladen in dem externen Anschluß 780 auf, so daß ein großes elektrostatisches Feld an die FETs 762 und 764 trotz des Bereitstellens einer Klemmdiode ange­ legt wird. Um die FETs 762 und 764 vor solch einem elektrostati­ schen Feld zu schützen, muß die Gateisolierschicht der FETs 762 und 764 relativ in der Dicke erhöht sein. Daher sind, wie in der Struktur von Fig. 23A gezeigt ist, die Gateisolierschichten der FETs 762 und 764, die die Inverterschaltung 760 bilden, relativ dick gemacht, und die Gateisolierschicht der FETs der Inverter­ schaltung 770 ist entsprechend der Versorgungsspannung Vcc ver­ ringert.
Dieses Problem der statischen Elektrizität tritt auch in einer Signalausgabeschaltung, wie sie in Fig. 23B gezeigt ist, auf. Unter Bezugnahme auf Fig. 23B weist eine Signalausgabeschaltung (Ausgabepuffer 800) hintereinander geschaltete Inverterschaltun­ gen 820 und 810 auf. Die Inverterschaltung 820 hat eine CMOS-Struktur und beinhaltet einen p-FET 822 und einen n-FET 824. Gleichermaßen hat die Inverterschaltung 810 eine CMOS-Struktur und weist einen p-FET 812 und einen n-FET 814 auf. Die Inverter­ schaltung 820 inverteriert und verstärkt ein Signal, daß von ei­ ner internen Schaltung angelegt wird. Die Inverterschaltung 810 verstärkt den Ausgang der Inverterschaltung 820 weiter und inver­ tiert ihn und überträgt ihn an einen externen Anschluß 830. Wenn die Entladung von statischer Elektrizität in dem externen An­ schluß 830 auftritt, wird ein großes elektrostatisches Feld in dem FET 820 und/oder 814 erzeugt, wie im Fall der Inverterschal­ tung 760 von Fig. 23A. Daher sind die Gateisolierschichten der FETs 812 und 814 dicker gemacht als jene der FETs 820 und 824.
In der oben beschriebenen Ausführungsform, bei der eine Reihe von kapazitiven Elementen als Kondensator zum Stabilisieren der Hoch­ spannung zum Treiben einer Wortleitung verwendet wird, wird ein FET, der in seiner Gateisolationsschichtdicke minimiert ist, ver­ wendet (zum Realisieren eines großen Kapazitätswerts mit einer kleineren Fläche). Daher wird FET der Schaltungsanordnung, an die eine verringerte interne Versorgungsspannungen angelegt wird (im teilweisen internen Spannungserniedrigungsschema) oder ein belie­ biger FET innerhalb der Einrichtung verwendet (im gesamten inter­ nen Spannungserniedrigungsschema). Genauer gesagt, der Kondensa­ tor weist einen FET auf, der ähnlich dem der Schaltungsanordnung ist, die direkt ein Signal an den Speicherzellenabschnitt oder Wortleitungstreiberkreis überträgt.
Die Verwendung der Struktur der Signaleingabe-/Ausgabeschaltung, wie in Fig. 23A und Fig. 23B gezeigt, erlaubt jedoch die Bil­ dung eines Hochspannungsstabilisationskondensators durch Benutzen eines FETs der Schaltungsanordnung, die mit einem externen An­ schluß verbunden ist (erste Stufe des Eingabepuffers oder letzte Stufe des Ausgabepuffers).
Fig. 24 zeigt eine Struktur der Komponenten einer Halbleiter­ speichereinrichtung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung. Gemäß Fig. 24 sind ein Hochspan­ nungserzeugungsschaltkreis HVG, eine Signaleingabeschaltung (Ein­ gabepuffer) 750 und eine Signalausgabeschaltung (Ausgabepuffer) 800 gezeigt. Die Strukturen der Signaleingabeschaltung 750 und der Signalausgabeschaltung 800 sind ähnlich zu denen, die in den Fig. 23a und 23b gezeigt sind. In der Signaleingabeschaltung 750 sind die Gateisolationsschichten der FETs 762 und 764, die die Inverterschaltung 760 bilden, dicker gemacht als jene der FETs 772 und 774, die die Inverterschaltung 770 bilden.
In der Signalausgabeschaltung 800 ist die Gateisolationsschicht der FETs 812 und 814, die die Inverterschaltung 810 bilden, dic­ ker gemacht als die der FETs 822 und 824, die die Inverterschal­ tung 820 bilden. Die Gateisolationsschicht der FETs 772, 774, 822 und 824 ist dicker gemacht als die des FETs der Schaltungsanord­ nung, an die eine interne verringerte Spannung angelegt wird. Ein elektrostatischer Durchschlag wird dadurch verhindert, daß eine dicke Gateisolationsschicht der FETs 762, 764, 812, 814 vorgese­ hen ist.
Der hochspannungserzeugende Schaltkreis HVG weist eine Verstär­ kereinheit 400 und einen Stabilisierkondensator 833 auf. Die Struktur der Verstärkereinheit 400 ist ähnlich der, die in Fig. 1 gezeigt ist. Der Stabilisierkondensator 833 weist ein kapaziti­ ves Element auf. Der Stabilisierkondensator 833 hat eine Struktur (Gateisolationsschichtdicke), die identisch zu jener des n-FETs 764 der Signaleingabeschaltung 750 und/oder des n-FETs 814 der Signalausgabeschaltung 800 ist. In diesem Fall ist bei dem Stabi­ lisierkondensator 833 und dem n-FETs 764 und/oder 814 der Ab­ schnitt, der in Fig. 17 gezeigt ist, in dem Strukturen, die den Herstellungsprozeß zeigen, ausgelassen worden. Das stabilisieren­ de kapazitive Element 833 ist unter Benutzung eines FETs gebil­ det. Da die dielektrische Durchschlagsspannungen der n-FETs 764 und 814 hoch genug sind, kann die Hochspannung Vpp in Stabilität erzeugt werden, ohne einen dielektrischen Durchschlag sogar in dem Fall, wo die Hochspannung Vpp konstant erzeugt wird. Durch Benutzen des Herstellungsprozesses, der in den Fig. 6-18 ge­ zeigt ist, können die n-FETs 764 und 814 und der Stabilisierkon­ densator 833 durch denselben Herstellungsprozeß gebildet werden.
Der Stabilisierkondensator 833 kann unter Benutzung der p-FETs 762 und/oder 812 gebildet werden. Durch Bilden eines Stabilisier­ kondensators unter Benutzung eines FETs, kann ein Stabilisierkon­ densator mit vorzüglicher Raumeffizienz realisiert werden.
Die Signaleingabeschaltung kann irgendwelche Dateneingabeschal­ tungen und einen Adreßpuffer aufweisen, und eine Signalausgabe­ schaltung kann eine Datenausgabeschaltung aufweisen. Die Signal­ eingabeschaltung und die Signalausgabeschaltung ist nicht auf die Struktur einer Hintereinanderschaltung von Inverterschaltungen in zwei Stufen beschränkt. Ein Effekt ähnlich dem der oben beschrie­ benen zweiten Ausführungsform kann mit einem Stabilisierkondensa­ tor erhalten werden, durch Benutzung eines FETs der Schaltungs­ anordnung, die an einen externen Anschluß angeschlossen ist und direktes Eingeben/Ausgeben eines Signals.
In den oben beschriebenen ersten und zweiten Ausführungsformen wurde eine Kondensator zum Stabilisieren einer Wortleitungstrei­ benden Hochspannung in einem dynamischen Direktzugriffsspeicher beschrieben. Es sei angemerkt, daß ein ähnlicher Effekt mit einem statischen Direktzugriffsspeicher, der eine Speicherzellstruktur vom Flip-Flop-Typ aufweist, erhalten werden kann.
In den obigen Ausführungsformen wurde der Aufbau eines Kondensa­ tors zum Stabilisieren einer Hochspannung zum Treiben einer Wort­ leitung in einer Halbleiterspeichereinrichtung beschrieben. Ein ähnlicher Effekt kann erhalten werden mit einer Halbleiterspei­ chereinrichtung, die einen Hochspannungserzeugungsschaltkreis aufweist, der eine Hochspannung von einem Versorgungspotential innerhalb einer Einrichtung aufweist.
In Übereinstimmung mit der vorliegenden Erfindung wird eine Reihe von kapazitiven Elementen oder ein FET einer Schaltungsanordnung, die direkt ein Signal über einen äußeren Anschluß empfängt/über­ trägt, als Stabilisierkondensator zum Stabilisieren einer wort­ leitungstreibenden Hochspannung verwendet, zum erheblichen Ver­ bessern der Isolationseigenschaften eines Stabilisierkondensa­ tors. Folglich wird eine Halbleiterspeichereinrichtung von hoher Zuverlässigkeit bereitgestellt, in der eine wortleitungstreibende Hochspannung in Stabilität erzeugt wird.

Claims (16)

1. Halbleiterspeichereinrichtung mit:
einem Speicherzellenfeld (702; MA) mit einer Mehrzahl von Spei­ cherzellen (1), die in einer Matrix von Zeilen und Spalten ange­ ordnet sind,
einer Mehrzahl von Wortleitungen (3), wobei jede mit einer Zeile von Speicherzellen verbunden ist,
einer Wortleitungsauswahleinrichtung (9), die auf ein Adreßsignal zum Erzeugen eines Wortleitungsauswahlsignals anspricht- zum Aus­ wählen einer Wortleitung aus der Mehrzahl von Wortleitungen,
einer Verstärkereinrichtung (400) zum Verstärken einer ersten Versorgungsspannung, die an einem ersten Versorgungsspannungskno­ ten anliegt, zum Erzeugen einer Hochspannung,
einer Wortleitungstreibereinrichtung (900; WDi), die auf ein Wortleitungsauswahlsignal von der Wortleitungsauswahleinrichtung anspricht, zum Übertragen einer Hochspannung, die von der Ver­ stärkereinrichtung erzeugt wird, zu einer ausgewählten Wortlei­ tung, und
einer Mehrzahl von kapazitiven Elementen (33a, 33b), die in Reihe zwischen einem Ausgangsknoten (27) der Verstärkereinrichtung und einem zweiten Versorgungsspannungsknoten geschaltet sind.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß
jede der Speicherzellen (1) einen Feldeffekttransistor vom Typ mit isoliertem Gate (5) aufweist, und
jedes der Mehrzahl von kapazitiven Elementen (33a, 33b) durch einen Feldeffekttransistor vom Typ mit isoliertem Gate gebildet ist, der eine Isolationsschicht von identischer Dicke zu der des Transistors (5) der Speicherzelle aufweist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, weiter gekennzeichnet durch
eine Spannungserniedrigungsschaltung (704) zum Herunterkonvertie­ ren einer extern angelegten Versorgungsspannung zum Erzeugen ei­ ner internen Versorgungsspannung,
wobei jedes der Mehrzahl von kapazitiven Elementen (33a, 33b) durch einen Feldeffekttransistor vom Typ mit isoliertem Gate ge­ bildet ist, der eine Isolierschicht mit identischer Dicke zu der des Feldeffekttransistors vom Typ mit isoliertem Gate aufweist, der in einer Schaltung (706, 702) an die die interne Versorgungs­ spannung angelegt ist, enthalten ist.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Wortleitungstreibereinrichtung (900) einen Feldeffekttransi­ stor vom Typ mit isoliertem Gate (11, 12, 14) als Komponente auf­ weist, und jedes der kapazitiven Elemente aus einem Feldeffekt­ transistor vom Typ mit isoliertem Gate gebildet ist, der eine Ga­ teisolierschicht (204, 214) aufweist, die eine Dicke identisch zu der des Feldeffekttransistors vom Typ mit isoliertem Gate, der in der Wortleitungstreibereinrichtung enthalten ist, hat.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch eine Feldtreibereinrichtung (706), die einen Feldeffekttransistor vom Typ mit isoliertem Gate auf­ weist und an das Speicherzellenfeld (702; MA) gekoppelt ist, zum Übertragen eines Treibersignals (ΦP, ΦE, ΦA, ΦB) direkt an das Speicherzellenfeld, und jedes der kapazitiven Elemente (33a, 33b) durch einen Feldeffekt­ transistor vom Typ mit isoliertem Gate gebildet ist, der eine Gateisolationsschicht mit einer Dicke identisch zu der des Transistors, der in der Feldtreibereinrichtung enthalten ist, aufweist.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jedes der kapazitiven Elemente einen n-Kanal Feldeffekttransistor vom Typ mit isoliertem Gate (33a, 33b) aufweist.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jedes der Mehrzahl von kapazitiven Elementen einen p-Kanal Feld­ effekttransistor vom Typ mit isoliertem Gate (33c, 33d) aufweist.
8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Mehrzahl von kapazitiven Elementen einen n-Kanal Feldeffekt­ transistor vom Typ mit isoliertem Gate (33a, 33b) und einen p-Kanal Feldeffekttransistor vom Typ mit isoliertem Gate (33c, 33d) aufweist.
9. Halbleiterspeichereinrichtung mit:
einem Speicherzellenfeld (702; MA) mit einer Mehrzahl von Spei­ cherzellen (1), die in einer Matrix aus Zeilen und Spalten ange­ ordnet sind,
einer Mehrzahl von Wortleitungen (3), wobei jede eine damit ver­ bundene Zeile von Speicherzellen aufweist,
einer Wortleitungsauswahleinrichtung (9), die auf ein Adreßsignal zum Erzeugen eines Wortleitungsauswahlsignals anspricht, zum Aus­ wählen einer Wortleitung aus der Mehrzahl von Wortleitungen,
einer Verstärkereinrichtung (400) zum Verstärken einer ersten Versorgungsspannung zum Erzeugen einer Hochspannung,
einer Wortleitungstreibereinrichtung (900, WDi), die auf ein Wortleitungsauswahlsignal von der Wortleitungsauswahleinrichtung anspricht, zum Übertragen der Hochspannung, die durch die Ver­ stärkereinrichtung erzeugt wird, auf die ausgewählte Wortleitung, einer ersten Schaltung (760, 810), die aus einem Feldeffekttran­ sistor vom Typ mit isoliertem Gate (762, 764, 812, 814) gebildet ist und direkt mit einem externen Anschluß (780, 830) verbunden ist, zum Ausführen der Eingabe/Ausgabe eines Signals mit einer externen Einrichtung,
einem kapazitiven Element (833), das aus einem Feldeffekttransi­ stor vom Typ mit isoliertem Gate gebildet ist, der eine Isolationsschicht identisch in der Dicke zu der einer Gateisolationsschicht des Feldeffekttransistors vom Typ mit isoliertem Gate der ersten Schaltung aufweist und zwischen einem Ausgangsknoten der Verstärkereinrichtung und einer zweiten Versorgungsspannungsquelle vorgesehen ist.
10. Halbleiterspeichereinrichtung mit:
einem verstärkendem kapazitiven Element (31), das eine Elektrode mit einem Taktsignaleingangsknoten (28) verbunden hat, an dem ein Taktsignal angelegt ist,
einem ersten Diodenelement (29), das zwischen einem Versorgungs­ potentialknoten, an dem ein Versorgungspotential angelegt ist,
und einer anderen Elektrode des verstärkenden kapazitiven Ele­ ments angeschlossen ist,
einem zweiten Diodenelement (30), das zwischen der anderen Elek­ trode des verstärkenden kapazitiven Elements und einem Ausgangs­ knoten (27) angeschlossen ist, und
einer Hochspannungserzeugungseinrichtung (330), die eine Mehrzahl von stabilisierenden kapazitiven Elementen (33a, 33b) aufweist, die in Reihe zwischen dem Ausgangsknoten und einem Erdpotential­ knoten geschaltet sind, zum Erzeugen eines Potentials, das höher ist als das Versorgungspotential, das an dem Versorgungspotenti­ alknoten angelegt ist, an dem Ausgangsknoten.
11. Halbleiterspeichereinrichtung, die einen externen Anschluß (780) aufweist, der ein externes Signal empfängt und die mit ei­ ner Versorgungsspannung arbeitet, mit:
einem ersten Inverter (760), der zum direkten Empfangen des ex­ ternen Signals, das an dem externen Anschluß angelegt ist, ver­ bunden ist, und der einen Feldeffekttransistor vom Typ mit isoliertem Gate (762, 764) aufweist mit einer Gateisolationsschicht mit einer ersten Dicke;
einem zweiten Inverter (770), der zum Empfangen eines Ausgangs des ersten Inverters gekoppelt ist, zum Erzeugen eines internen Signals, und der einen Feldeffekttransistor vom Typ mit isoliertem Gate (772, 774) mit einer Gateisolationsschicht mit einer zweiten Dicke, die kleiner als die erste Dicke ist, aufweist;
einen Hochspannungsgenerator (400), der auf ein Taktsignal (Φc) zum Verstärken der Versorgungsspannung anspricht, zum Erzeugen einer Hochspannung an einem Ausgangsknoten (27); und
einem Kondensatorelement (833), das an den Ausgangsknoten gekop­ pelt ist, zum Stabilisieren der Hochspannung, und das aus einem Feldeffekttransistor vom Typ mit isoliertem Gate mit einer Ga­ teisolierschicht der ersten Dicke gebildet ist.
12. Halbleiterspeichereinrichtung nach Anspruch 11, weiter ge­ kennzeichnet durch einen Spannungs-Abwärtskonverter (704) zum Herunterkonvertieren einer externen Versorgungsspannung zum Er­ zeugen der Versorgungsspannung, und wobei die ersten und zweiten Inverter (760, 770) mit der externen Versorgungsspannung als ei­ ner Betriebsversorgungsspannung arbeiten.
13. Halbleiterspeichereinrichtung mit einem externen Anschluß (830) zum Liefern eines externen Signals und die mit einer Ver­ sorgungsspannung arbeitet, mit:
einem ersten Inverter (820), der einen Feldeffekttransistor (822, 824) vom Typ mit isoliertem Gate mit einer Gateisolsationsschicht mit einer ersten Dicke aufweist, zum Empfangen eines internen Signals von einer internen Schaltung;
einem zweiten Inverter (810), der direkt an den externen Anschluß angeschlossen ist, und der auf einen Ausgang des ersten Inverters anspricht zum Treiben des Ausgangs, und der einen Feldeffekttran­ sistor vom Typ mit isoliertem Gate (812, 814) mit einer Gatei­ solationsschicht mit einer zweiten Dicke, die größer als die er­ ste Dicke ist, aufweist;
einem Hochspannungsgenerator (400), der auf ein Taktsignal (Φc) zum Verstärken der Versorgungsspannung anspricht, zum Erzeugen einer Hochspannung an dem Ausgangsknoten (27); und
einem Kondensatorelement (833), das an Ausgangsknoten angeschlos­ sen ist, zum Stabilisieren der Hochspannung, und das einen Feld­ effekttransistor vom Typ mit isoliertem Gate mit einer Gateiso­ lationsschicht mit der zweiten Dicke aufweist.
14. Halbleiterspeichereinrichtung nach Anspruch 13, weiter ge­ kennzeichnet durch einen Spannungs-Abwärtskonverter (704) zum Herunterkonvertieren einer extern angelegten Versorgungsspannung zum Erzeugen der Versorgungsspannung, und wobei die extern ange­ legte Versorgungsspannung an den ersten und den zweiten Inverter als eine Betriebsversorgungsspannung angelegt ist.
15. Verfahren zur Herstellung einer Halbleiterspeichereinrich­ tung nach Anspruch 9, mit einem Feldeffekttransistor vom Typ mit isoliertem Gate als einer Komponente, und einem Hochspannungsgenerator (400) zum Erzeugen einer Hochspannung, die höher als die Versorgungsspannung ist, mit den Schritten:
Bilden der Komponente, und
Bilden eines Feldeffekttransistor vom Typ mit isoliertem Gate parallel mit der Bildung der Komponente in einem gemeinsamen Schritt zum Bereitstellen eines Kondensatorelements (33a, 33b; 833) zum Stabilisieren der Hochspannung.
16. Verfahren nach Anspruch 15, dadurch ge­ kennzeichnet, daß der Schritt des Bildens eines Feldeffekttransistors vom Typ mit isoliertem Gate die Schritte des Bildens einer Mehrzahl von Feldeffekttransistoren vom Typ mit isoliertem Gate und des Verbindens der Mehrzahl von Feldeffekttransistoren vom Typ mit isoliertem Gate aufweist, zum Bereitstellen einer Mehrzahl von Kondensatoren, die in Reihe geschaltet sind.
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