DE3875767T2

DE3875767T2 - Halbleiter-festwertspeichereinrichtung.

Info

Publication number: DE3875767T2
Application number: DE8888101336T
Authority: DE
Inventors: Tadashi C O Patent Di Maruyama; Tomohisa C O Patent Shigematsu; Yasoji C O Patent Divis Suzuki; Yukio C O Patent Division Wada; Makoto Yoshizawa
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1987-01-31
Filing date: 1988-01-29
Publication date: 1993-03-25
Anticipated expiration: 2008-01-30
Also published as: KR910000918B1; EP0284724A2; JPS63188897A; EP0284724A3; KR880009380A; EP0284724B1; DE3851444T2; EP0440265B1; JPH0777078B2; EP0440265A3; DE3851444D1; DE3875767D1; EP0440265A2; US4870615A

Description

Die Erfindung betrifft eine nichtflüchtige Halbleiter- Speichervorrichtung mit einem nichtflüchtigen Transistor, die den Ersatz der gespeicherten Daten durch andere Daten erlaubt.
Dieser Typ von nichtflüchtigen Halbleiterspeichervorrichtungen ist als E²ROM (elektrisch löschbarer und programmierbarer Nur-Lese-Speicher) wohl bekannt. Eine bekannte Speicherzelle zur Verwendung in dem E²ROM ist eine Floating- Gate-Typ-Speicherzelle, in der die Floating-Gate-Elektrode (bzw. schwebende Gate-Elektrode) einen dünnen Isolierfilm, der auf der Diffusionsschicht gebildet ist, teilweise überlappt.
Die Fig. 1 ist eine Schnittansicht, die den Aufbau einer zum Stand der Technik gehörenden Speicherzelle dieses Typs zeigt. Die N-Typ-Diffusionsschichten 41, 42 und 43 sind im Oberflächenbereich von P-Typ-Halbleitersubstrat 40 gebildet. Der Kanalbereich 44 ist zwischen den Diffusionsschichten 41 und 42 gebildet. Ein relativ dicker Isolierfilm 45 ist auf dem Kanalbereich 44 gebildet. Die Elektrode 46, die aus Polysilizium hergestellt ist, ist auf der Isolierschicht 45 gebildet. Die Elektrode 46 reicht über die N-Typ-Diffusions- Schicht 42. Ein Teil der Elektrode 46 ragt gegen die Diffusionsschicht 42. Der Isolierfilm 47 besteht zwischen Diffusionsschicht 42 und einem Teil der Elektrode 46. Der Isolierfilm 47 ist dünner als der Isolierfilm 45. Der Isolierfilm 48 ist auf Elektrode 46 gebildet. Elektrode 49, die aus Polysilizium angefertigt ist, ist auf dem Isolierfilm 48 gebildet.
Der Kanalbereich 50 ist auch zwischen den Diffusionsschichten 42 und 43 gebildet. Der relativ dicke Isolierfilm 51 ist auf dem Kanalbereich 50 gebildet. Ferner ist die Elektrode 52, die aus Polysilizium angefertigt ist, auf dem Isolierfilm 51 gebildet.
Die Source-Zwischenverbindung S ist mit der Diffusionsschicht 41 Verbunden, und die Bit-Leitung BL ist mit der Diffusionsschicht 43 verbunden. Die Elektrode 46 ist als Floating-Gate-Elektrode verwendet, und die Elektrode 49 ist als Steuer-Gate-Elektrode verwendet, und die Elektrode 52 ist als Gateelektrode verwendet. Die Steuer-Gate-Elektrode 49 ist an den Steuergatedraht CG angeschlossen, und der Wählgatedraht SG ist an die Gateelektrode 52 angeschlossen.
Die Fig. 2 zeigt eine entsprechende Schaltung der zum Stand der Technik gehörenden Speicherzelle, die in Fig. 1 gezeigt ist. Wie in der Figur gezeigt, gehört der Transistor 61 zum Floating-Gate-Typ, bei dem die Diffusionsschichten 41 und 42 eine Source bzw. ein Drain sind. Dieser Transistor bildet einen Speichertransistor zum Speichern von Daten. Der Transistor 62 gehört zum MOS-Typ, bei dem die Diffusionsschichten 42 und 43 eine Source bzw. ein Drain sind. Dieser Transistor dient zum Wählen von Speichertransistor 61.
Die Betriebsmodi von solchen Speicherzellen beinhalten einen Datenlöschmodus, einen Datenschreibmodus und einen Datenlesemodus. Die Fig. 3 zeigt in Tabellenform die Spannungen, die an die Source-Zwischenverbindung S, Bitleitung BL und Steuergatedraht CG und Wählgatedraht SG angelegt werden. Drei Typen von Stromquellenspannungen werden in der integrierten Schaltung einschließlich des E²PROM verwendet: GND, Vcc und Vpp. GND = 0 V und Vcc = 5 V. Die Stromquellen- Spannung Vpp wird nicht von einer externen Stromversorgung geliefert, sondern durch Erhöhung der Vcc-Spannung in der IC-Schaltung (bzw. integrierten Schaltung) gebildet.
Der Datenlöschmodus wird zuerst beschrieben. Dieser Modus wird auch Elektroneninjektionsmodus genannt. In dem Modus werden Elektronen in die Floating-Gate-Elektrode 46 injiziert, um die Schwellenspannung VTH des Speichertransistors 61 zu erhöhen. In diesem Modus gilt BL = 0 V, SG = 20 V, CG = 20 V und S = 0 V. Durch Einstellung der SG-Spannung auf 20 V wird der Wähltransistor 62 eingeschaltet, und das Potential an der N-Typ-Diffusionsschicht 42 wird zum BL- Potential, d. h. 0 V. Die Floating-Gate-Elektrode 46 ist mit einer hohen Spannung von CG, 20 V, gekoppelt. Unter dieser Bedingung wird ein hohes elektrisches Feld an den dünnen Isolierfilm 47, der zwischen der Floating-Gate-Elektrode 46 und der N-Typ-Diffusionsschicht 42 gebildet ist, angelegt. Folglich werden in die Floating-Gate-Elektrode 46 Elektronen von der N-Typ-Diffusionsschicht 42 durch einen Tunnelstrom injiziert. Als Ergebnis steigt die Schwellenspannung VTH von Speichertransistor 32 auf beispielsweise + 8 V an.
Der Datenschreibmodus wird als Elektronenemissionsmodus bezeichnet, bei dem in die Floating-Gate-Elektrode 46 injizierten Elektronen daraus entladen werden, um die Schwellenspannung VTH des Speichertransistors 61 zu senken. In diesem Modus gilt BL = 20 V, SG = 20 V, CG = 0 V und S = 5 V. Durch Einstellung von SG auf 20 V wird der Wähltransistor 62 eingeschaltet, und die N-Typ-Diffusionsschicht 42 wird zum BL-Potential, d. h. 20 V. Deshalb wird ein hohes elektrisches Feld, dessen Richtung der des Löschmodus entgegengesetzt ist, an den dünnen Isolierfilm 47 angelegt. Folglich werden die Elektronen aus der Floating-Gate- Elektrode 46 in die N-Typ-Diffusionsschicht 42 entladen. Als Ergebnis sinkt die Schwellenspannung VTH des Speichertransistors 61 auf beispielsweise -5 V ab.
Im Datenlesemodus gilt BL = 1 V, SG = 5 V, CG = 0 V und S = 0 V. Durch Einstellung von SG auf 5 V wird der Wähltransistor 62 eingeschaltet, und die N-Typ-Diffusionsschicht 42 wird zum BL-Potential, d. h. 1 V. Zu dieser Zeit ist die Schwellenspannung des Speichertransistors 61 erhöht worden, wenn Elektronen in die Floating-Gate-Elektrode 46 injiziert worden sind. Deshalb wird der Speichertransistor 61 ausgeschaltet belassen. Kein Strom fließt durch BL und S, und BL wird auf 1 V gehalten. Wenn andererseits Elektronen aus der Floating-Gate-Elektrode 46 emittiert worden sind, ist die Schwellenspannung des Speichertransistors 61 gesenkt worden. Deshalb wird der Transistor 61 eingeschaltet. Zu dieser Zeit fließt ein Strom von der Floating-Gate-Elektrode 46 zur N-Typ-Diffusionsschicht 42, und das Potential von BL wird zum S-Potential, d. h. ungefähr 0 V. Ein Potentialunterschied zwischen 1 V und 0 V auf Bitleitung BL wird von einem Leseverstärker (nicht gezeigt), der an Bitleitung BL angeschlossen ist, verstärkt, um eine logische "1" oder eine logische "0" zu bestimmen.
Ein bestehendes Problem ergibt sich aus der Tatsache, daß ein kleiner Potentialunterschied zwischen 1 V und 0 V, der auf Bitleitung BL auftritt, durch einen Leseverstärker verstärkt wird. Anders gesagt, ein kleiner Potentialunterschied wird benutzt, um eine logische "1" oder eine logische "0" durch einen Leseverstärker zu bestimmen.
Der Grund dafür, daß die Bitleitungsspannung BL auf ungefähr 1 V gehalten werden muß, und nicht auf der groben Spannung 5 V - im Lesemodus -, wird beschrieben. Wenn BL = 5 V, wird die Spannung der N-Typ-Diffusionsschicht 42 ungefähr 5 V. Unter dieser Bedingung wird ein elektrisches Feld, das durch CG = 0 V und N-Typ-Diffusionsschicht 42 = 5 V verursacht wird, an den dünnen Isolierfilm 47 angelegt. Wenn die elektrischen Felder im Lese- und Schreibmodus verglichen werden, sind die Richtungen der elektrischen Felder dieselben, aber die Stärken sind verschieden. Die elektrische Feldstärke im Lesemodus ist niedriger als die im Schreibmodus. Wenn Elektronen in den Zellentransistor injiziert werden und der Zellentransistor für lange Zeit dem Lesemodus ausgesetzt ist, werden deshalb aufgrund des Tunneleffekts mit der Zeit Elektronen vom Zellentransistor emittiert, so daß die Schwellenspannung des Zellentransistors allmählich abfällt. Wenn eine bestimmte Zeitdauer verstrichen ist, kann in der Schaltung eine fehlerhafte logische Operation verursacht werden. Ein solches Phänomen wird als "Soft write"- bzw. "Weichschreib"- ("Weak write" bzw. "Schwachschreib"-) Phänomen bezeichnet. Die Kennlinie des "Soft write"-Phänomens in bezug auf die Zeit wird als Lesespeicherungs- bzw. -rückhalte-Kennlinie (die Datenspeicherungs- bzw. -rückhalte-Kennlinie im Lesemodus) bezeichnet.
Zur Verbesserung der Lesespeicherungs-Kennlinie ist ein möglicher Weg die Senkung der Bitleitungsspannung im Lesemodus. Bei diesem Lösungsweg ist jedoch ein Unterschied zwischen dem Bitleitungspotential, wenn die Elektronen in den Zellentransistor injiziert werden, und dem Bitleitungspotential, wenn Elektronen vom Zellentransistor emittiert werden, klein, um die logische Spanne im Lesemodus schmäler zu machen. Aus diesem Grund ist das Bitleitungspotential im Lesemodus auf ungefähr 1 V begrenzt.
Um andererseits mit dem Problem der kleinen logischen Spanne fertigzuwerden, ist ein hochleistungsfähiger Leseverstärker entwickelt. Dieser verursacht jedoch einige Probleme. Ein erstes Problem liegt in der komplizierten Schaltung des Leseverstärkers. Um eine solche komplizierte Verstärkerschaltung in einen Halbleiterbaustein hineinzubauen, ist auf dem Halbleiterbaustein eine grobe Fläche erforderlich, was zu Erhöhung der Herstellungskosten führt. Ein zweites Problem liegt in der verringerten Spanne für die Stromquellenspannung im Lesemodus. Das ist für den Betrieb bei niedriger Spannung nicht wünschenswert. Ein drittes Problem liegt in der Notwendigkeit, daß die Gleichspannungsquelle von 1 V (Zwischenspannung) an die Bitleitung geliefert werden muß. Die zum Stand der Technik gehörende Speichervorrichtung muß eine Schaltung zum Bilden einer solchen Zwischenspannung beinhalten, was zur Zunahme des Stromverbrauchs führt. Ein viertes Problem liegt in einer langen Zugriffszeit aufgrund des komplizierten Aufbaus des Leseverstärkers.
Wie oben beschrieben, sind mit der zum Stand der Technik gehörenden nichtflüchtigen Speichervorrichtung viele Probleme verbunden; die große Fläche, die auf dem Halbleiterbaustein erforderlich ist, instabiler Betrieb bei niedriger Spannung, hoher Stromverbrauch und die lange Zugriffszeit.
Das zum Stand der Technik gehörende Dokument EP-A2-0 053 075 beschreibt einen nichtflüchtigen Speicher, bei dem eine Speicherzelle aus einem Programmiertransistor und einem Wähltransistor besteht. Der Wähltransistor wird zum Zugriff auf den Programmiertransistor benutzt, wenn die Speicherzelle durch ein Adreßsignal spezifiziert ist. Der Programmiertransistor funktioniert so, daß er Daten abwechselnd speichert, liest und schreibt. Beide Transistoren sind entlang einer Bitleitung in Reihe miteinander und mit einer Erde verbunden. Das Gate des Wähltransistors ist mit einer Wortleitung verbunden. Das Steuergate CG des Programmiertransistors ist mit einer Programmleitung verbunden, die zur der Wortleitung parallel angeordnet ist.
Das zum Stand der Technik gehörende Dokument US-A-4 258 378 beschreibt eine Speichervorrichtung, bei der jede Zelle aus einem Floating-Gate-Transistor (bzw. Transistor mit schwebendem Gate) und einem einzelnen Wähltransistor besteht. Die Wähltransistoren der Zellen können auf beiden Seiten der Floating-Gate-Transistor-Vorrichtung bereitgestellt sein. Die Transistoren werden zum Programmieren herumgedreht, und Spannungen, die an die Wähltransistoren im Lesemodus angelegt werden, sind solche, daß eine Schreibleitungsschicht auf Erde ist und eine Leseleitungsschicht auf einem Betriebspotential gehalten wird.
Eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer nichtflüchtigen Halbleiterspeicher-Vorrichtung, die gekennzeichnet ist durch eine niedrige Betriebsspannung, niedrigen Stromverbrauch, hohe Betriebsgeschwindigkeit und die einfache Peripherieschaltungsanordnung einschließlich des Leseverstärkers, in welchem die Spannungsschwankung erhöht wird, ohne die Datenspeicherungs-Kennlinie im Lesemodus ungünstig zu beeinträchtigen, d. h. ohne eine große Spannung über den Tunnelbildungsbereich des Speichertransistors anlegen zu müssen.
Zum Erfüllen dieser Aufgabe stellt die vorliegende Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1 bereit.
Die vorliegende Erfindung kann anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser verstanden werden; es zeigen:
Fig. 1 eine Querschnittansicht, die den Aufbau einer herkömmlichen Speicherzelle zeigt, die in einer nichtflüchtigen Halbleiterspeichervorrichtung verwendet wird;
Fig. 2 eine entsprechende Schaltung der in Fig. 1 gezeigten Speicherzelle;
Fig. 3 eine Tabelle, die die Spannungen an verschiedenen Teilen in den jeweiligen Modi der Speicherzelle von Fig. 1 zeigt;
Fig. 4 eine Querschnittansicht, die den Aufbau einer Speicherzelle zeigt, die in einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung verwendet wird;
Fig. 5 eine entsprechende Schaltung der in Fig. 4 gezeigten Speicherzelle;
Fig. 6 eine Tabelle, die die Spannungen an verschiedenen Teilen in den jeweiligen Mode der Speicherzelle von Fig. 4 zeigt;
Fig. 7 eine schematischen Darstellung eines Schaltplans zur Verdeutlichung einer allgemeinen Anordnung eines Ausführungsbeispieles einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 8 eine schematische Darstellung eines Schaltplans zur Verdeutlichung einer allgemeinen Anordnung eines anderen Ausführungsbeispiels einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 9 eine schematische Darstellung eines Schaltplans zur Verdeutlichung einer allgemeinen Anordnung noch eines anderen Ausführungsbeispiels einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 10 ein Signaldiagramm des Betriebs der in Fig. 9 gezeigten Schaltung;
Fig. 11 eine schematische Darstellung eines Schaltplans zur Verdeutlichung einer allgemeinen Anordnung eines weiteren Ausführungsbeispiels einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 12 ein Signaldiagramm des Betriebs der in Fig. 11 gezeigten Schaltung;
Fig. 13 einen Schaltplan einer Halbleiterspeichervorrichtung einschließlich eines Leseverstärkers, von einem Inverter und einer Speicherzelle gebildet;
Fig. 14 eine entsprechende Schaltung einer Anordnung einer Speicherzelle gemäß einer Modifikation der in Fig. 4 gezeigten Speicherzelle;
Fig. 15 eine Tabelle, die die Spannungen an verschiedenen Teilen der in Fig 14 gezeigten Speicherzelle in den jeweiligen Modi angibt; und
Fig. 16 eine Querschnittansicht einer Speicherzelle gemäß einer Modifikation der in Fig. 4 gezeigten Speicherzelle.
Eine in einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung benutzte Speicherzelle ist in Fig. 4 gezeigt. Die N-Typ-Diffusionsschichten 11, 12, 13 und 14 sind im Oberflächenbereich des P-Typ-Halbleitersubstrats 10 gebildet. Der Kanalbereich 15 ist zwischen den Diffusionsschichten 11 und 12 gebildet. Der relativ dicke Isolierfilm 16 ist auf dem Kanalbereich 15 gebildet. Die aus Polysilizium angefertigte Elektrode 17 ist auf dem Isolierfilm 16 gebildet. Der Kanalbereich 18 ist zwischen den Diffusionsschichten 12 und 13 gebildet. Der relativ dicke Isolierfilm 19 ist auch auf dem Kanalbereich 18 gebildet. Die aus Polysilizium angefertigte Elektrode 20 ist auf dem Isolierfilm 19 gebildet. Die Elektrode 20 reicht über die N-Typ-Diffusionsschicht 13. Ein Teil der verlängerten Elektrode 20 ragt gegen die Diffusionsschicht 13. Der Isolierfilm 21 besteht zwischen der Diffusionsschicht 13 und dem hervorragenden Teil der verlängerten Elektrode 20. Die Dicke des Isolierfilms 21 ist dünner als die des Isolierfilms 19. Der hervorragende Teil der verlängerten Elektrode 20 ist auf dem Isolierfilm 21 gebildet. Der Isolierfilm 22 ist auf der Elektrode 20 gebildet. Die aus Polysilizium angefertigte Elektrode 23 ist auf dem Isolierfilm 22 gebildet.
Der Kanalbereich 24 ist zwischen den Diffusionsschichten 13 und 14 gebildet. Der relativ dicke Isolierfilm 25. ist auch auf dem Kanalbereich 24 gebildet. Die aus Polysilizium angefertigte Elektrode 26 ist auf dem Isolierfilm gebildet.
Die Leseleitung RL ist an die Diffusionsschicht 11 angeschlossen, und die Schreibleitung WL ist an die Diffusionsschicht 14 angeschlossen. Die Elektroden 17 und 26 sind als Gateelektroden verwendet; die Elektrode 20 ist als Floating-Gate-Elektrode verwendet; die Elektrode 23 ist als eine Steuergateelektrode verwendet. Die Gateelektrode 17 ist an die Lesegateleitung RG angeschlossen; die Steuergateelektrode 23 ist an die Steuergateleitung CG angeschlossen; die Gateelektrode 26 ist an die Gateleitung WG angeschlossen.
Die Fig. 5 zeigt eine entsprechende Schaltung der Zelle von Fig. 4. In der Figur gehört der Transistor 31 zum MOS-Typ, in dem die Diffusionsschichten 11 und 12 als Source bzw. Drain verwendet werden. Dieser Transistor ist ein erster Wähltransistor zum Wählen eines Speichertransistors. Der Transistor 32 gehört zum Floating-Gate-Typ, in dem die Diffusionsschichten 12 und 13 als Source bzw. Drain verwendet werden. Dieser Transistor ist der Speichertransistor zum Speichern von Daten darin. Der Transistor 33 gehört zum MOS-Typ, in dem die Diffusionsschichten 13 und 14 als Source bzw. Drain benutzt sind. Dieser Transistor dient als ein zweiter Wähltransistor.
Zu den Betriebsmodi der Speicherzelle dieses Aufbaus gehören Datenlöschmodus, Datenschreibmodus und Datenlesemodus, wie im Falle der herkömmlichen Speicherzelle. Die Fig. 6 enthält die Spannungen, die an die Leseleitung WL, Schreibgateleitung WG, Steuergateleitung CG, Lesegateleitung RG und Leseleitung RL geliefert werden.
Im Datenlöschmodus (Elektroneninjektionsmodus) werden diese Spannungen so eingestellt, daß WL = 0 V, WG = 20 V, CG = 20 V und RG = 0 V. In diesem Modus kann auf der Leseleitung RL jeder Spannungswert eingestellt werden. Durch Einstellen von 20 V auf WG wird der zweite Wähltransistor 33 eingeschaltet, so daß die N-Typ-Diffusionsschicht 13 auf dem WL-Potential ist, d. h. 0 V. Die an CG gelieferte hohe Spannung, d. h. 20 V, wird an die Floating-Gate-Elektrode 20 angelegt. Mit an RG gelieferten 0 V wird der erste Wähltransistor 31 ausgeschaltet, und die N-Typ-Diffusionsschicht 12 ist elektrisch im Floating State bzw. schwebendem Zustand. Als Folge wird ein hohes elektrisches Feld an den dünnen Isolierfilm 21 angelegt, der zwischen der Flaoting-Gate- Elektrode 20 und der N-Typ Diffusionsschicht 13 gebildet ist. Das elektrische Feld bewirkt das Fließen eines Tunnelstroms, um Elektronen aus der N-Typ-Diffusionsschicht 13 in die Floating-Gate-Elektrode 20 zu injizieren. Deshalb steigt die Schwellenspannung VTH des Speichertransistors 32 auf beispielsweise + 8 V.
Im Datenschreibmodus (Elektronenemissionsmodus) gilt WL = 20 V, WG = 20 V, CG = 0 V und RG = 0 V. Auch kann in diesem Modus die an die Leseleitung RL gelieferte Spannung auf jeden Wert eingestellt werden. Mit an WG gelieferten 20 V wird der-zweite Wähltransistor 33 eingeschaltet, so daß die N-Typ-Diffusionsschicht 13 auf dem WL-Potential ist, d. h. 20 V. Als Folge wird ein hohes elektrisches Feld, dessen Richtung derjenigen im Löschmodus entgegengesetzt ist, an den dünnen Isolierfilm 21 angelegt. Das elektrische Feld bewirkt das Fließen eines Tunnelstroms, um die Elektronen aus der Floating-Gate-Elektrode 20 in die N-Typ-Diffusions- Schicht 13 zu entladen. Als Folge sinkt die Schwellenspannung VTH des Speichertransistors 32 auf beispielsweise -5 V. Die grundlegenden Funktionsweisen des Löschmodus und der Lesemodi sind im wesentlichen dieselben wie die bei der herkömmlichen Speicherzelle.
Im Lesemodus gilt WL = 0 V, WG = 5 V, CG = 0 V, RG = 5 V und RL = 5 V. Durch Einstellen der Spannungen von RG und WG auf 5 V werden der erste und zweite Wähltransistor 31 und 32 eingeschaltet, und das Potential der N-Typ-Diffusionsschicht 12 ist das RL-Potential, d. h. 5 V, und das der Diffusions- Schicht 13 ist das Potential von WL, 0 V. Unter dieser Bedingung, wenn Elektronen in die Floating-Gate-Elektrode 20 injiziert worden sind, ist die Schwellenspannung VTH erhöht worden, und der Speichertransistor 32 wird nicht eingeschaltet. Folglich gibt es keinen Stromfluß durch die Leseleitungen RL und WL, und RL wird auf 5 V gehalten. Wenn Elektronen aus der Floating-Gate-Elektrode 20 emittiert worden sind, ist die Schwellenspannung VTH gesenkt worden, und der Speichertransistor 32 wird eingeschaltet. Zu dieser Zeit gibt es einen Stromfluß durch die Leseleitungen RL und WL, und RL wird zum WL-Potential, d. h. ungefähr 0 V. Ein Potentialunterschied zwischen 5 V und 0 V auf der Leseleitung RL wird durch einen Leseverstärker (nicht gezeigt) verstärkt, um eine logische "1" oder eine logische "0" zu bestimmen.
Es ist hier angemerkt, daß die benutzte Stromquellenspannung von 5 V an die Leseleitung RL im Lesemodus geliefert werden kann. Es ist weiter angemerkt, daß die Lesespeicherungs- Kennlinie wesentlich verbessert werden kann, während das "Soft write"-Phänomen unterdrückt wird, selbst wenn die 5-V- Spannung an die Leseleitung RL geliefert wird. Der Grund dafür lautet wie folgt. Im Lesemodus gilt WG = 5 V und WL - 0 V, und daher ist die Spannung der N-Typ-Diffusionsschicht 13 0 V. Kurz, CG = 0 V, die Spannung der Floating-Gate- Elektrode 20 ist ungefähr bei 0 V, und die N-Typ-Diffusions- Schicht 13 ist auch 0 V. Unter dieser Bedingung wird kein elektrisches Feld am dünnen Isolierfilm 21 angewandt, der zwischen der Floating-Gate-Elektrode 20 und der N-Type- Diffusionsschicht 13 gebildet ist. Deshalb findet die Elektroneninjektion oder -emission durch den Tunneleffekt nicht statt.
Die Fig. 7 zeigt schematisch einen Schaltplan der E²PROM- Vorrichtung, an der die nichtflüchtige Halbleiterspeicherzelle, die in den Fig. 4 und 5 gezeigt ist, angewandt ist. In dieser Abbildung ist der Einfachheit der Darstellung wegen nur eine Speicherzelle gezeigt. Die Speicherzelle hat einen ersten und zweiten Wähltransistor 31 und 32 und einen Speichertransistor 32. Der Widerstand 34 als eine Lastschaltung ist zwischen der Leseleitung RL und der Lesestromquelle Quelle Vcc angeschlossen. Die Leseleitung RL ist an den Eingangsanschlup des Leseverstärkers 35 angeschlossen.
Angenommen, daß der Widerstandswert des Widerstands 34 Rr ist, der Widerstandswert zwischen RL und WL, der genommen wird, wenn Elektronen in die Speicherzelle 32 geladen werden, Roff ist, und der Widerstandswert zwischen RL und WL, der genommen wird, wenn Elektronen aus entladen werden, Ron ist. Dann wird der Widerstandswert Rr gewählt, wie unten angegeben:
Roff » Rr » Ron . . . (1)
In dieser Speichervorrichtung beträgt die Spannung auf der Leseleitung RL 5 V oder 0 V, was von der Elektroneninjektion oder Elektronenemission in die oder aus der Speicherzelle 32 abhängig ist. Das heißt, die Spannung auf der Leseleitung RL schwankt vollständig zwischen 5 V und 0 V. Daher kann eine zufriedenstellende Betriebsspanne für den Betrieb bei niedriger Spannung sichergestellt werden, wenn die Stromquellenspannung Vcc verringert wird. Ferner erfordert die Speichervorrichtung der vorliegenden Erfindung keine Zwischenspannung von 1 V und erfordert daher keine Schaltung zum Erzeugen einer solchen Spannung.
Betrachten wir nun die Bereiche der Spannungen, die an die Speichervorrichtung von Fig. 7 im Lösch-, Lese- und Schreibmodus geliefert werden, indem wir uns auf die Fig. 6 beziehen. Die Spannungsbereiche sind: 0 V bis 20 V (hohes Spannungssystem) für WL, 5 V bis 20 V (niedrige und hohe Spannungssysteme) für WG, 0 V bis 20 V (hohes Spannungssystem) für CG, 0 V bis 5 V (niedriges Spannungssystem) von RG und 0 V bis 5 V (niedriges Spannungssystem) für RL. Nur WG benutzt beide, hohes Spannungssystem und niedrige Spannungssysteme. Daher sind die Peripherieschaltungen zur Verarbeitung dieser Signale einfach. Kurz, die peripheren Schaltungen können zwischen dem hohen Spannungssystem und dem niedrigen Spannungssystem getrennt werden, wodurch sie die Schaltungsanordnung vereinfachen.
Die Fig. 8 zeigt schematisch einen Schaltplan eines anderen Ausführungsbeispiels einer Halbleiterspeichervorrichtung gemäß dieser Erfindung. Bei dieser Speichervorrichtung ist der P-Kanal-MOS-Transistor 36 als die Lastschaltung der Leseleitung RL benutzt. Erde ist mit der Gateelektrode verbunden, so daß der Transistor 36 eingeschaltet gehalten wird. Wenn der Leitwiderstand des Transistors 36 Rr ist, wird der Wert des Widerstands Rr so gewählt, daß die Beziehung (1) erfüllt wird.
Die Fig. 9 zeigt noch ein weiteres Ausführungsbeispiel einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. Wie im Falle von Fig. 8 ist auch in diesem Fall der P- Kanal-MOS-Transistor 36 als die Lastschaltung der Leseleitung RL benutzt. Der Gateelektrode von Transistor 36 wird jedoch das Taktsignal Φ zugeführt. Der Transistor 36 wird eingeschaltet, wenn das Taktsignal Φ bei 0 V ist. Deshalb ist die aktive Periode von RL (d. h. eine Periode, in der sie auf den Vcc-Pegel gesetzt ist) nur während der Periode von Φ = 0 V, wie in einem Zeitablaufdiagramm von Fig. 10 gezeigt ist.
Mit einer solchen Anordnung ist der Lesestrom, der von Vcc über RL und die Speicherzelle zu WL fließt, nur während der Periode von Φ = 0 V. Auf diese Weise wird der Leistungsverbrauch weiter verringert.
Die Fig. 11 zeigt einen Schaltplan, der eine Anordnung eines weiteren Ausführungsbeispiels der vorliegenden Erfindung zeigt. Bei dieser Speichervorrichtung ist der P-Kanal-MOS- Transistor 36, der als eine Lastschaltung der Leseleitung RL benutzt ist, am Gate mit dem Taktsignal Φ gekoppelt. Die Spannung von RG wird nicht direkt, sondern über das AND-Gate (UND-Gatter) 37 an die Gateelektrode des Transistors 31 unter Steuerung des Taktsignals Φ angelegt.
Die Fig. 12 zeigt ein Zeitablaufdiagramm zum Erklären des Betriebs der in Fig. 11 gezeigten Speichervorrichtung. Wenn Φ = 0 V, d. h. die Vorladungsperiode ist eingestellt, wird der P-Kanal-MOS-Transistor 36 eingeschaltet, um RL auf Vcc vorzuladen. Zu dieser Zeit ist der Ausgang des AND-Gate 37 auf 0 V. Deshalb wird der erste Wähltransistor 31, der mit einem Ausgang des AND-Gate 37 versorgt wird, ausgeschaltet, und deshalb gibt es keinen Stromweg, der von RL zur Speicherzelle zu WL geführt ist.
Wenn Φ = 5 V ist die aktive Periode eingestellt. Während dieser Periode ist der P-Kanal-MOS-Transistor 36 ausgeschaltet. Zu dieser Zeit ist RG 5 V, und der Ausgang des AND-Gate 37 ist auch 5 V. Daher wird der erste Wähltransistor 31 eingeschaltet. Unter dieser Bedingung, wenn Elektronen in Speicherzelle 32 injiziert worden sind, wird RL bei 5 V gehalten. Wenn Elektronen emittiert worden sind, wird RL entladen, um 0 V zu sein.
Wie aus dem Vorstehenden ersichtlich, gibt es keinen Gleichstromweg, der von Vcc über RL und die Speicherzelle zu WL geführt ist. Eine weiter Senkung des Stromverbrauchs kann verwirklicht werden.
Die Fig. 13 zeigt einen Schaltplan einer Speichervorrichtung, in der ein Leseverstärker aus einem Inverter gebildet ist. Die Lastschaltung 38 der Leseleitung RL kann aus dem Widerstand 34 in Fig. 7 gebildet sein, der P-Kanal-MOS- Transistor 36 in Fig. 8 in einen normal leitenden Zustand gesetzt sein, der P-Kanal-MOS-Transistor 36 durch das Taktsignal Φ gesteuert sein, oder ähnlich. Kurz, sogar wenn irgendeine Lastschaltung zwischen Vcc und RL benutzt wird, schwankt die Spannung von RL vollständig zwischen 0 V und 5 V. Daher besteht keine Notwendigkeit für einen komplizierten Leseverstärker zum Verstärken eines winzigen Potentialunterschieds. Deshalb kann ein Inverter als Leseverstärker 35 verwendet werden, wie in Fig. 13 gezeigt. Das Ergebnis ist eine Vereinfachung des Leseverstärkers und eine Verkürzung der Zugriffszeit.
Die Fig. 14 zeigt eine entsprechende Schaltung einer Speicherzelle, die eine Modifikation der in Fig. 4 gezeigten Speicherzelle ist. In dieser Speicherzelle gemäß dieser Modifikation sind die Gateelektroden des ersten und zweiten Wähltransistors 31 und 33 miteinander verbunden, die gemeinsame Gateelektrode ist mit der Wählgateleitung SG verbunden. Anders gesagt, diese Verbindungsanordnung ist im wesentlichen dieselbe wie diejenige der Schaltung von Fig. 5, mit der Ausnahme, daß die Schreibgateleitung und die Lesegateleitung miteinander verbunden sind und die verbundene Leitung als Wählgateleitung SG verwendet ist. Deshalb kann diese Speicherzelle von Fig. 14 bei den in Fig. 7, 8, 9, 11 oder 13 gezeigten Halbleitervorrichtungen angewandt werden.
Die Fig. 15 zeigt eine Tabelle, die die Spannungen angibt, die an die Schreibleitung WL, Wählgateleitung SG, Steuergateleitung CG und Leseleitung RL in den jeweiligen Modi der in Fig. 4 gezeigten Speicherzelle gespeist werden. Die Spannungen geliefert an Wählgateleitung SG sind dieselben wie diejenigen der Schreibgateleitung WG in Fig. 6.
Die Fig. 16 zeigt eine Querschnittansicht einer Speicherzelle gemäß einer zweiten Modifikation der in Fig. 4 gezeigten Speicherzelle. In der Zelle von Fig. 4 ist die N- Typ-Diffusionsschicht 12 zwischen den Kanalbereichen 15 und 18 gebildet. In dieser Modifikation ist jedoch keine Schicht, die der N-Typ-Diffusionsschicht 12 entspricht, gebildet. Vielmehr sind die Kanalbereiche 15 und 18 in einer Reihenform zwischen den N-Typ-Diffusionsschichten 11 und 13 gebildet. Die entsprechende Schaltung der Speicherzelle, die einen solchen Aufbau hat, ist dieselbe wie die der Speicherzelle, die in Fig. 5 gezeigt ist. Deshalb ist es möglich, die Speichervorrichtungen aufzubauen, die durch die entsprechenden Schaltungen in den Fig. 7 bis 9 und 11 gezeigt sind, indem die in Fig. 16 gezeigte Speicherzelle benutzt wird. Ferner können die Speichervorrichtungen weiter modifiziert werden, wie in Fig. 14 gezeigt ist.
Mit solchen Anordnungen der Halbleiterspeichervorrichtung sind eine niedrige Betriebsspannung und ein niedriger Stromverbrauch realisiert. Ferner sind die peripheren Schaltungen einschließlich des Leseverstärkers im Aufbau vereinfacht und können bei hoher Geschwindigkeit betrieben werden.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung mit:

einer Schreibleitungsschicht (WL);

einer Leseleitungsschicht (RL);

einer Schreibgateleitungsschicht (WG, SG);

einer Steuergateleitungsschicht (CG);

einer Lesegateleitungsschicht (RG);

einem aus einem Floating-Gate-Typ-MOS-Transistor gebildeten Zellentransistor (32) zum Speichern einer elektrischen Ladung, dessen Steuergate mit der Steuergateleitungsschicht verbunden ist;

einem aus einem XOS-Transistor gebildeten ersten Wähltransistor (31), dessen Gate mit der Lesegateleitungsschicht (RG) verbunden ist, wobei ein Anschluß von dessen Source-Drain-Strecke mit der Leseleitungsschicht (RL) verbunden ist und der andere Anschluß der Source-Drain-Strecke mit einem Anschluß der Source-Drain-Strecke des Zellentransistors (32) verbunden ist; und

einem aus einem NOS-Transistor gebildeten zweiten Wähltransistor (33)' dessen Gate mit der Schreibgateleitungsschicht (WG, SG) verbunden ist, wobei ein Anschluß von dessen Source-Drain-Strecke mit der Schreibleitungsschicht (WL) verbunden ist und der andere Anschluß der Source-Drain-Strecke mit dem anderen Anschluß der Source-Drain-Strecke des Zellentransistors (32) verbunden ist, bei der:

der Zellentransistor (32) einen zwischen dessen Floating-Gate und dem anderen Anschluß von dessen Source-Drain-Strecke gebildeten Tunnelbereich hat,

die Leseleitungsschicht (WL) eine erste Spannung in dem Datenlesemodus an den anderen Anschluß der Source-Drain-Strecke des Zellentransistors (32) über die Source-Drain-Strecke des zweiten Wähltransistors (33) legt, wobei die erste Spannung im Datenlesemodus an die Steuergateleitungsschicht (CG) angelegt ist, so daß im Wesentlichen 0 V über dem Tunnelbereich auftritt, und

die Leseleitungsschicht (RL) in dem Datenlesemodus eine zweite Spannung, die höher ist als die erste Spannung an den einen Anschluß der Source- Drain-Strecke des Zellentransistors (32) über die Source-Drain-Strecke des ersten Wähltransistors (31) anlegt.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibgateleitungsschicht (SG) und die Lesegateleitungsschicht (RG) miteinander verbunden sind, um eine Wählgateleitungsschicht zu bilden.

3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

die Schreibleitungsschicht (WL) zu dem einen Anschluß der Source-Drain-Strecke des zweiten Wähltransistors (33) eine dritte Spannung, die höher ist als die erste und die zweite Spannung, im Datenschreibmodus, und die erste Spannung im Datenlösch- und im Lesemodus speist,

die Schreibgateleitungsschicht (WG) an das Gate des zweiten Wähltransistors (33) die dritte Spannung im Datenlösch- und im Schreibmodus und die zweite Spannung im Lesemodus speist,

die Steuergateleitungsschicht (CG) an das Steuergate des Zellentransistors (32) die dritte Spannung im Datenlöschmodus und die erste Spannung im Datenschreib- und im Lesemodus speist,

die Lesegateleitungsschicht (RG) an das Gate des ersten Wähltransistors (31) die erste Spannung im Datenlösch- und im Schreibmodus und die zweite Spannung im Datenlesemodus speist, und

die Leseleitungsschicht (RL) die zweite Spannung an den einen Anschluß der Source-Drain-Strecke des ersten Wähltransistors (31) im Datenlesemodus speist.

4. Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß

die Schreibleitungsschicht (WL) an den einen Anschluß der Source-Drain-Strecke des zweiten Wähltransistors (33) eine dritte Spannung, die höher ist als die erste und die zweite Spannung, im Datenschreibmodus und die erste Spannung im Datenlösch- und im Lesemodus speist,

die Wählgateleitungsschicht an das Gate des ersten und zweiten Wähltransistors (31, 33) die dritte Spannung im Datenlösch- und im Schreibmodus und die zweite Spannung im Lesemodus speist,

die Steuergateleitungsschicht (CG) an das Steuergate des Zellentransistors (32) die dritte Spannung im Datenlöschmodus und die erste Spannung im Datenschreib- und im Lesemodus speist, und

die Leseleitungsschicht (RL) die zweite Spannung an den einen Anschluß der Source-Drain-Strecke des ersten Wähltransistors (31) im Datenschreib- und im Lesemodus und die erste Spannung im Löschmodus speist.

5. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

der Zellentransistor (32) eine zweite und eine dritte Diffusionsschicht (12, 13) eines zweiten Leitfähigkeitstyps, die in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ausgebildet sind, einen zweiten Kanalbereich (18), der zwischen der zweiten und der dritten Diffusionsschicht gebildet ist, eine Floating-Gate-Elektrode (20), die über dem zweiten Kanalbereich gebildet ist und sich über die dritte Diffusionsschicht erstreckt, eine über der Floating-Gate-Elektrode gebildete Steuergateelektrode (23), eine zwischen dem zweiten Kanalbereich und der Floating-Gate-Elektrode gebildete erste Isolierschicht und eine zwischen der dritten Diffusionsschicht und dem sich erstreckenden Teil der Floating-Gate-Elektrode gebildete zweite Isolierschicht, die eine Dicke hat, die dünner ist als diejenige der ersten Isolierschicht, aufweist,

der erste Wähltransistor (31) eine erste und eine zweite Diffusionsschicht (11, 12) des zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat gebildet sind, einen zwischen der ersten und der zweiten Diffusionsschicht gebildeten ersten Kanalbereich (15) und eine über dem ersten Kanalbereich gebildete erste Gateelektrode (17) aufweist,

der zweite Wähltransistor (33) die dritte und eine vierte Diffusionsschicht (13, 14) des zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat gebildet sind, einen zwischen der dritten und vierten Diffusionsschicht gebildeten dritten Kanalbereich (24) und eine über dem dritten Kanalbereich gebildete zweite Gateelektrode (26) aufweist,

die Schreibleitungsschicht (WL) an die vierte Diffusionsschicht eine dritte Spannung, die höher ist als die erste und die zweite Spannung, im Datenschreibmodus und die erste Spannung im Datenlösch- und im Schreibmodus speist,

die Schreibgateleitungsschicht (WG) an die zweite Gateelektrode die dritte Spannung im Datenlösch- und im Schreibmodus und eine zweite Spannung im Lesemodus speist,

die Steuergateleitungsschicht (CG) an die Steuergateelektrode die dritte Spannung im Datenlöschmodus und die erste Spannung im Datenschreib- und im Lesemodus anlegt,

die Lesegateleitungsschicht (RG) an die erste Gateelektrode die erste Spannung im Datenlösch- und im Schreibmodus und die zweite Spannung im Datenlesemodus speist, und

die Leseleitungsschicht (RL) die zweite Spannung zu der ersten Diffusionsschicht im Datenlesemodus speist.

6. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

der Zellentransistor (32) eine erste und eine zweite Diffusionsschicht (11, 13) eines zweiten Leitfähigkeitstyps, gebildet in einem Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps, einen zwischen der ersten und der zweiten Diffusionsschicht gebildeten zweiten Kanalbereich (18), eine über dem zweiten Kanalbereich gebildete und sich über die zweite Diffusionsschicht erstreckende Floating-Gate-Elektrode (20), eine über der Floating-Gate-Elektrode gebildete Steuergateelektrode (23), eine zwischen dem zweiten Kanalbereich und der Floating-Gate-Elektrode gebildete erste Isolierschicht und eine zwischen der zweiten Isolierschicht und dem sich erstreckenden Teil der Floating-Gate-Elektrode gebildete zweite Isolierschicht, die eine Dicke hat, die dünner ist als diejenige der ersten Isolierschicht, aufweist,

der erste Wähltransistor (31) die erste und die zweite Diffusionsschicht (11, 13), einen zwischen der ersten und der zweiten Diffusionsschicht gebildeten ersten Kanalbereich (15) und eine über dem ersten Kanalbereich gebildete erste Gateelektrode (17) aufweist,

der zweite Wähltransistor (33) die zweite und eine dritte Diffusionsschicht (13, 14) des zweiten Leitfähigkeitstyps, gebildet in dem Halbleitersubstrat, einen zwischen der zweiten und dritten Diffusionsschicht gebildeten dritten Kanalbereich (24) und eine über dem dritten Kanalbereich gebildete zweite Gateelektrode (26) aufweist,

die Schreibleitungsschicht (WL) zu der dritten Diffusionsschicht eine dritte Spannung, die höher ist als die erste und die zweite Spannung, im Datenschreibmodus und die erste Spannung im Datenlösch- und im Lesemodus speist,

die Schreibgateleitungsschicht (WG) zu der zweiten Gateelektrode die dritte Spannung im Datenlösch- und im Schreibmodus und eine zweite Spannung im Lesemodus speist,

die Lesegateleitungsschicht (RG) zu der ersten Gateelektrode die erste Spannung im Datenlösch- und im Schreibmodus und die zweite Spannung im Datenlesemodus speist, und

7. Speichervorrichtung nach einem der Ansprüche 1, 2, 5 oder 6, dadurch gekennzeichnet, daß die Leseleitungsschicht (RL) mit einer Spannungsquelle (Vcc) über eine Lastschaltung (38) verbunden ist, und daß ein Signal auf der Leseleitungsschicht (RL) zu einer Leseverstärkerschaltung (35) gespeist ist.

8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Lastschaltung (38) einen MOS- Transistor (36) aufweist, der gewöhnlich eingeschaltet ist.

9. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Lastschaltung (38) einen MOS- Transistor (36) aufweist, der durch ein Taktsignal einschaltbar ist.

10. Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannung der Lesegateleitungsschicht (RG) zu dem Gate des ersten Wähltransistors (31) synchron mit dem Taktsignal gespeist ist.

11. Speichervorrichtung nach den Ansprüchen 2, 7 und 9, dadurch gekennzeichnet, daß die Spannung der Wählgateleitungsschicht (RG) zu den Gates des ersten und des zweiten Wähltransistors (31, 33) synchron mit dem Taktsignal gespeist ist.

12. Speichervorrichtung nach Anspruch 7 oder 11, dadurch gekennzeichnet, daß die Leseverstärkerschaltung (35) eine Inverterschaltung ist.

13. Speichervorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Schreibgateleitungsschicht WG) und die Lesegateleitungsschicht (RG) miteinander verbunden sind.