JP3457106B2 - スイッチング用半導体素子、プログラム可能な機能装置およびプログラム可能な機能装置の動作方法 - Google Patents
スイッチング用半導体素子、プログラム可能な機能装置およびプログラム可能な機能装置の動作方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の属する技術分野】この発明はスイッチング用半
導体素子に関し、特に、強誘電体トランジスタを有する
スイッチング用半導体素子に関する。
導体素子に関し、特に、強誘電体トランジスタを有する
スイッチング用半導体素子に関する。
【０００２】
【従来の技術】ユーザーが手元で論理機能を書込むこと
ができるＬＳＩとして、ＰＬＤ（Programmable Logic D
evice）が知られている。ＰＬＤには、ＡＮＤ平面とＯ
Ｒ平面とを基本構造とする小規模なＰＬＡ（Programmab
le Logic Array）から、大規模なＦＰＧＡ（Field Prog
rammable Gate Array）にいたるまで、多くの種類があ
る。
ができるＬＳＩとして、ＰＬＤ（Programmable Logic D
evice）が知られている。ＰＬＤには、ＡＮＤ平面とＯ
Ｒ平面とを基本構造とする小規模なＰＬＡ（Programmab
le Logic Array）から、大規模なＦＰＧＡ（Field Prog
rammable Gate Array）にいたるまで、多くの種類があ
る。
【０００３】これらは、いずれも、あらかじめチップ上
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。したがって、ユーザーが、これら
多くのスイッチを所定のパタンにしたがって継断するこ
とにより、所望の論理機能を実現することができる。
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。したがって、ユーザーが、これら
多くのスイッチを所定のパタンにしたがって継断するこ
とにより、所望の論理機能を実現することができる。
【０００４】このように、ＰＬＤを用いることにより、
短納期で、所望の論理機能を有するＬＳＩを実現するこ
とができる。
短納期で、所望の論理機能を有するＬＳＩを実現するこ
とができる。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来のＰＬＤには、次のような問題点があった。従来の
ＰＬＤにおいては、プログラム可能なスイッチとして、
図９Ａに示すヒューズ２が用いられていた。配線４と配
線６とを切り離すには、ヒューズ２を焼切ればよい。し
かしながら、いったん焼切ったヒューズ２は、再びつな
ぐことができないため、論理機能の書き換えができな
い。ヒューズ２の場合とは逆に、あらかじめ絶縁してお
き、絶縁を破壊することにより配線４と配線６とを導通
させるよう構成したアンチヒューズ（図示せず）の方式
もあるが、ヒューズ２の場合同様、論理機能の書き換え
ができない。このため、いずれの場合も、論理機能のテ
ストやスイッチ自体の動作テストを行なうことができな
い。
従来のＰＬＤには、次のような問題点があった。従来の
ＰＬＤにおいては、プログラム可能なスイッチとして、
図９Ａに示すヒューズ２が用いられていた。配線４と配
線６とを切り離すには、ヒューズ２を焼切ればよい。し
かしながら、いったん焼切ったヒューズ２は、再びつな
ぐことができないため、論理機能の書き換えができな
い。ヒューズ２の場合とは逆に、あらかじめ絶縁してお
き、絶縁を破壊することにより配線４と配線６とを導通
させるよう構成したアンチヒューズ（図示せず）の方式
もあるが、ヒューズ２の場合同様、論理機能の書き換え
ができない。このため、いずれの場合も、論理機能のテ
ストやスイッチ自体の動作テストを行なうことができな
い。
【０００６】この問題を解決するために、スイッチとし
て、ヒューズ２の替りに図９Ｂに示すＥＥＰＲＯＭ（Er
ectrically Erasable and Programmable Read Only Mem
ory）８を用いることもできる。しかし、ＥＥＰＲＯＭ
８を用いることにより論理機能の書き換えは可能となる
ものの、書き換えに要する時間が長い。したがって、リ
アルタイムでの書き換えが必要な場合には、適用するこ
とができない。
て、ヒューズ２の替りに図９Ｂに示すＥＥＰＲＯＭ（Er
ectrically Erasable and Programmable Read Only Mem
ory）８を用いることもできる。しかし、ＥＥＰＲＯＭ
８を用いることにより論理機能の書き換えは可能となる
ものの、書き換えに要する時間が長い。したがって、リ
アルタイムでの書き換えが必要な場合には、適用するこ
とができない。
【０００７】一方、論理機能の書き換えをリアルタイム
で行なわせるために、スイッチとして、図９Ｃに示すＳ
ＲＡＭ（Static Random Access Memory）１０を用いる
こともできる。しかし、ＳＲＡＭ１０を用いることによ
り、リアルタイムでの書き換えが可能となるものの、Ｓ
ＲＡＭ１０は揮発性のメモリであるため、電源を落とす
と記憶内容が消滅する。このため、書換えた内容を保持
しておくための不揮発性メモリを別途用意し、電源投入
とともに不揮発性メモリの内容をＳＲＡＭ１０にロード
する必要がある。
で行なわせるために、スイッチとして、図９Ｃに示すＳ
ＲＡＭ（Static Random Access Memory）１０を用いる
こともできる。しかし、ＳＲＡＭ１０を用いることによ
り、リアルタイムでの書き換えが可能となるものの、Ｓ
ＲＡＭ１０は揮発性のメモリであるため、電源を落とす
と記憶内容が消滅する。このため、書換えた内容を保持
しておくための不揮発性メモリを別途用意し、電源投入
とともに不揮発性メモリの内容をＳＲＡＭ１０にロード
する必要がある。
【０００８】また、ＳＲＡＭ１０自体多くのトランジス
タにより構成されているため、所要面積が非常に大きく
なるという問題が生ずる。
タにより構成されているため、所要面積が非常に大きく
なるという問題が生ずる。
【０００９】この発明は、このような従来のＰＬＤ等プ
ログラム可能な機能装置の問題点を解決し、リアルタイ
ムで機能の書き換えを行なうことができ、かつ、書換え
たデータが消えない、信頼性の高いコンパクトな、プロ
グラム可能な機能装置、プログラム可能な機能装置の動
作方法およびプログラム可能な機能装置等に用いるスイ
ッチング用半導体素子を提供することを目的とする。
ログラム可能な機能装置の問題点を解決し、リアルタイ
ムで機能の書き換えを行なうことができ、かつ、書換え
たデータが消えない、信頼性の高いコンパクトな、プロ
グラム可能な機能装置、プログラム可能な機能装置の動
作方法およびプログラム可能な機能装置等に用いるスイ
ッチング用半導体素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明のスイッチング
用半導体素子は、第１の領域と第２の領域との間に形成
されたチャネル領域の上に、絶縁体により構成された絶
縁膜と、導電体により構成された下部導電体層と、強誘
電体により構成された強誘電体層と、導電体により構成
された上部導電体層とを、この順に積み上げた強誘電体
トランジスタ、第１の領域と第２の領域との間に形成さ
れたチャネル領域の上に、絶縁体により構成された絶縁
膜と、導電体により構成された導電体層とを、この順に
積み上げた選択用トランジスタ、を備え、強誘電体トラ
ンジスタの下部導電体層と選択用トランジスタの第１の
領域とを接続するよう構成したこと、を特徴とする。
用半導体素子は、第１の領域と第２の領域との間に形成
されたチャネル領域の上に、絶縁体により構成された絶
縁膜と、導電体により構成された下部導電体層と、強誘
電体により構成された強誘電体層と、導電体により構成
された上部導電体層とを、この順に積み上げた強誘電体
トランジスタ、第１の領域と第２の領域との間に形成さ
れたチャネル領域の上に、絶縁体により構成された絶縁
膜と、導電体により構成された導電体層とを、この順に
積み上げた選択用トランジスタ、を備え、強誘電体トラ
ンジスタの下部導電体層と選択用トランジスタの第１の
領域とを接続するよう構成したこと、を特徴とする。
【００１１】この発明のスイッチング用半導体素子は、
強誘電体トランジスタの下部導電体層と選択用トランジ
スタの第１の領域とを、直接的に接続するよう構成した
こと、を特徴とする。
強誘電体トランジスタの下部導電体層と選択用トランジ
スタの第１の領域とを、直接的に接続するよう構成した
こと、を特徴とする。
【００１２】この発明のプログラム可能な機能装置は、
あらかじめ用意された複数の回路要素相互を、プログラ
ム可能なスイッチ手段を用いて継断することにより、所
望の機能を取得するプログラム可能な機能装置におい
て、スイッチ手段として、スイッチング用半導体素子を
用い、スイッチング用半導体素子を構成する強誘電体ト
ランジスタの第１の領域と第２の領域とに、継断すべき
前記回路要素相互を、それぞれ接続するよう構成したこ
と、を特徴とする。
あらかじめ用意された複数の回路要素相互を、プログラ
ム可能なスイッチ手段を用いて継断することにより、所
望の機能を取得するプログラム可能な機能装置におい
て、スイッチ手段として、スイッチング用半導体素子を
用い、スイッチング用半導体素子を構成する強誘電体ト
ランジスタの第１の領域と第２の領域とに、継断すべき
前記回路要素相互を、それぞれ接続するよう構成したこ
と、を特徴とする。
【００１３】この発明のプログラム可能な機能装置は、
スイッチング用半導体素子を複数個、行列配置し、同一
行のスイッチング用半導体素子を構成する強誘電体トラ
ンジスタの上部導電体層相互を接続して行選択線とし、
同一列のスイッチング用半導体素子を構成する選択用ト
ランジスタの第２の領域相互を接続して列選択線とし、
全ての選択用トランジスタの導電体層相互を接続して書
込許可線とするよう、構成したことを特徴とする。
スイッチング用半導体素子を複数個、行列配置し、同一
行のスイッチング用半導体素子を構成する強誘電体トラ
ンジスタの上部導電体層相互を接続して行選択線とし、
同一列のスイッチング用半導体素子を構成する選択用ト
ランジスタの第２の領域相互を接続して列選択線とし、
全ての選択用トランジスタの導電体層相互を接続して書
込許可線とするよう、構成したことを特徴とする。
【００１４】この発明のプログラム可能な機能装置は、
スイッチング用半導体素子を複数個、行列配置し、同一
行のスイッチング用半導体素子を構成する強誘電体トラ
ンジスタの上部導電体層相互を接続して行選択線とし、
同一列のスイッチング用半導体素子を構成する選択用ト
ランジスタの第２の領域相互を接続して列選択線とし、
同一行または同一列の選択用トランジスタの導電体層相
互を接続して行書込許可線または列書込許可線とするよ
う、構成したことを特徴とする。
スイッチング用半導体素子を複数個、行列配置し、同一
行のスイッチング用半導体素子を構成する強誘電体トラ
ンジスタの上部導電体層相互を接続して行選択線とし、
同一列のスイッチング用半導体素子を構成する選択用ト
ランジスタの第２の領域相互を接続して列選択線とし、
同一行または同一列の選択用トランジスタの導電体層相
互を接続して行書込許可線または列書込許可線とするよ
う、構成したことを特徴とする。
【００１５】この発明のプログラム可能な機能装置の動
作方法は、書込許可線に書込許可電圧を印加するととも
に任意の行選択線と列選択線との間に所定の大きさおよ
び極性を持つ電圧を印加することにより、行選択線と列
選択線とにより選択されたスイッチング用半導体素子を
構成する強誘電体トランジスタに、継断情報の書込を行
ない、書込許可線に書込禁止電圧を印加することによ
り、書込んだ継断情報に基づき回路要素相互の継断を行
ない所望の機能を得る、ことを特徴とする。
作方法は、書込許可線に書込許可電圧を印加するととも
に任意の行選択線と列選択線との間に所定の大きさおよ
び極性を持つ電圧を印加することにより、行選択線と列
選択線とにより選択されたスイッチング用半導体素子を
構成する強誘電体トランジスタに、継断情報の書込を行
ない、書込許可線に書込禁止電圧を印加することによ
り、書込んだ継断情報に基づき回路要素相互の継断を行
ない所望の機能を得る、ことを特徴とする。
【００１６】この発明のプログラム可能な機能装置の動
作方法は、行書込許可線または列書込許可線に書込許可
電圧を印加するとともに任意の行選択線と列選択線との
間に所定の大きさおよび極性を持つ電圧を印加すること
により、行選択線と列選択線とにより選択されたスイッ
チング用半導体素子を構成する強誘電体トランジスタ
に、継断情報の書込を行ない、行書込許可線または列書
込許可線に書込禁止電圧を印加することにより、書込ん
だ継断情報に基づき回路要素相互の継断を行ない所望の
機能を得る、ことを特徴とする。
作方法は、行書込許可線または列書込許可線に書込許可
電圧を印加するとともに任意の行選択線と列選択線との
間に所定の大きさおよび極性を持つ電圧を印加すること
により、行選択線と列選択線とにより選択されたスイッ
チング用半導体素子を構成する強誘電体トランジスタ
に、継断情報の書込を行ない、行書込許可線または列書
込許可線に書込禁止電圧を印加することにより、書込ん
だ継断情報に基づき回路要素相互の継断を行ない所望の
機能を得る、ことを特徴とする。
【００１７】
【発明の効果】この発明のスイッチング用半導体素子お
よびプログラム可能な機能装置は、強誘電体トランジス
タを備えたことを特徴とする。
よびプログラム可能な機能装置は、強誘電体トランジス
タを備えたことを特徴とする。
【００１８】したがって、ヒューズの場合と異なり継断
情報の書き換えが可能である。また、継断情報の書き換
えの際、強誘電体を分極させるだけでよいため、書き換
えに要する時間が短くて済む。さらに、強誘電体の分極
状態は、電源を落としても保持される。このため、ＳＲ
ＡＭの場合と異なり、別途不揮発性メモリを設ける必要
がない。
情報の書き換えが可能である。また、継断情報の書き換
えの際、強誘電体を分極させるだけでよいため、書き換
えに要する時間が短くて済む。さらに、強誘電体の分極
状態は、電源を落としても保持される。このため、ＳＲ
ＡＭの場合と異なり、別途不揮発性メモリを設ける必要
がない。
【００１９】すなわち、プログラム可能な機能装置等に
用いた場合、リアルタイムで機能の書き換えを行なうこ
とができ、かつ、書換えた情報が消えないコンパクト
な、プログラム可能な機能装置を実現することができ
る。
用いた場合、リアルタイムで機能の書き換えを行なうこ
とができ、かつ、書換えた情報が消えないコンパクト
な、プログラム可能な機能装置を実現することができ
る。
【００２０】また、選択用トランジスタを備え、強誘電
体トランジスタの下部導電体層と選択用トランジスタの
第１の領域とを接続するよう構成したことを特徴とす
る。
体トランジスタの下部導電体層と選択用トランジスタの
第１の領域とを接続するよう構成したことを特徴とす
る。
【００２１】したがって、選択用トランジスタをＯＮ状
態とすることにより、強誘電体トランジスタの下部導電
体層と上部導電体層との間に、直接、書込みのための電
圧を印加することができる。このため、継断情報を書込
む際、強誘電体トランジスタの第１の領域および第２の
領域に接続された回路構成要素に基づく寄生容量や、寄
生抵抗等の影響を受けることはない。また、選択用トラ
ンジスタをＯＦＦ状態とすることにより、強誘電体トラ
ンジスタの第１の領域および第２の領域に接続された回
路構成要素と、継断情報の書込みのための回路とを完全
に分離することができる。このため、書込んだ継断情報
に基づき回路構成要素の継断を行なう際、継断情報の書
込みのための回路に基づく寄生容量や、寄生抵抗等の影
響を受けることはない。
態とすることにより、強誘電体トランジスタの下部導電
体層と上部導電体層との間に、直接、書込みのための電
圧を印加することができる。このため、継断情報を書込
む際、強誘電体トランジスタの第１の領域および第２の
領域に接続された回路構成要素に基づく寄生容量や、寄
生抵抗等の影響を受けることはない。また、選択用トラ
ンジスタをＯＦＦ状態とすることにより、強誘電体トラ
ンジスタの第１の領域および第２の領域に接続された回
路構成要素と、継断情報の書込みのための回路とを完全
に分離することができる。このため、書込んだ継断情報
に基づき回路構成要素の継断を行なう際、継断情報の書
込みのための回路に基づく寄生容量や、寄生抵抗等の影
響を受けることはない。
【００２２】すなわち、プログラム可能な機能装置等に
用いた場合、継断情報の書込みの際、確実に書込むこと
ができるとともに、書込んだ継断情報に基づき回路構成
要素の継断を行なう際、確実に継断を行なうことができ
る、信頼性の高いプログラム可能な機能装置を実現する
ことができる。
用いた場合、継断情報の書込みの際、確実に書込むこと
ができるとともに、書込んだ継断情報に基づき回路構成
要素の継断を行なう際、確実に継断を行なうことができ
る、信頼性の高いプログラム可能な機能装置を実現する
ことができる。
【００２３】この発明のスイッチング用半導体素子は、
さらに、強誘電体トランジスタの下部導電体層と選択用
トランジスタの第１の領域とを、直接的に接続するよう
構成したことを特徴とする。
さらに、強誘電体トランジスタの下部導電体層と選択用
トランジスタの第１の領域とを、直接的に接続するよう
構成したことを特徴とする。
【００２４】したがって、強誘電体トランジスタの下部
導電体層と選択用トランジスタの第１の領域とを接続す
る配線を必要としない。すなわち、さらにコンパクト
な、プログラム可能な機能装置を実現することができ
る。
導電体層と選択用トランジスタの第１の領域とを接続す
る配線を必要としない。すなわち、さらにコンパクト
な、プログラム可能な機能装置を実現することができ
る。
【００２５】この発明のプログラム可能な機能装置およ
びプログラム可能な機能装置の動作方法は、書込許可線
に書込許可電圧を印加するとともに任意の行選択線と列
選択線との間に所定の大きさおよび極性を持つ電圧を印
加することにより、選択された強誘電体トランジスタ
に、継断情報の書込を行ない、書込許可線に書込禁止電
圧を印加することにより、書込んだ継断情報に基づき回
路要素相互の継断を行ない所望の機能を得ることを特徴
とする。
びプログラム可能な機能装置の動作方法は、書込許可線
に書込許可電圧を印加するとともに任意の行選択線と列
選択線との間に所定の大きさおよび極性を持つ電圧を印
加することにより、選択された強誘電体トランジスタ
に、継断情報の書込を行ない、書込許可線に書込禁止電
圧を印加することにより、書込んだ継断情報に基づき回
路要素相互の継断を行ない所望の機能を得ることを特徴
とする。
【００２６】すなわち、スイッチング用半導体素子を行
列配置した場合においても、継断情報の書込みの際、任
意のスイッチング用半導体素子に対し確実に書込むこと
ができるとともに、書込んだ継断情報に基づき回路構成
要素の継断を行なう際、確実に継断を行なうことができ
る、プログラム可能な機能装置を実現することができ
る。
列配置した場合においても、継断情報の書込みの際、任
意のスイッチング用半導体素子に対し確実に書込むこと
ができるとともに、書込んだ継断情報に基づき回路構成
要素の継断を行なう際、確実に継断を行なうことができ
る、プログラム可能な機能装置を実現することができ
る。
【００２７】この発明のプログラム可能な機能装置およ
びプログラム可能な機能装置の動作方法は、行書込許可
線または列書込許可線に書込許可電圧を印加するととも
に任意の行選択線と列選択線との間に所定の大きさおよ
び極性を持つ電圧を印加することにより、選択された強
誘電体トランジスタに、継断情報の書込を行ない、行書
込許可線または列書込許可線に書込禁止電圧を印加する
ことにより、書込んだ継断情報に基づき回路要素相互の
継断を行ない所望の機能を得ることを特徴とする。
びプログラム可能な機能装置の動作方法は、行書込許可
線または列書込許可線に書込許可電圧を印加するととも
に任意の行選択線と列選択線との間に所定の大きさおよ
び極性を持つ電圧を印加することにより、選択された強
誘電体トランジスタに、継断情報の書込を行ない、行書
込許可線または列書込許可線に書込禁止電圧を印加する
ことにより、書込んだ継断情報に基づき回路要素相互の
継断を行ない所望の機能を得ることを特徴とする。
【００２８】したがって、行書込許可線または列書込許
可線により書込許可電圧を印加された行または列以外の
行または列に属するスイッチング用半導体素子に、誤書
込みするおそれがない。すなわち、さらに信頼性の高い
プログラム可能な機能装置を実現することができる。
可線により書込許可電圧を印加された行または列以外の
行または列に属するスイッチング用半導体素子に、誤書
込みするおそれがない。すなわち、さらに信頼性の高い
プログラム可能な機能装置を実現することができる。
【００２９】
【発明の実施の形態】図２に、この発明の一実施形態に
よるプログラム可能な機能装置であるＰＬＡ（図示せ
ず）を構成するロジックアレー２０の回路構成を、模式
的に示す。ＰＬＡは、比較的単純な構成のＰＬＤであ
り、ＰＬＡのロジックアレー２０は、ＡＮＤ平面部２２
とＯＲ平面部２４とを備えている。なお図２は、説明の
ために、ロジックアレー２０の回路構成の一部を抜き出
して示した図であり、実際のロジックアレー２０は、よ
り複雑な構成を持っている。
よるプログラム可能な機能装置であるＰＬＡ（図示せ
ず）を構成するロジックアレー２０の回路構成を、模式
的に示す。ＰＬＡは、比較的単純な構成のＰＬＤであ
り、ＰＬＡのロジックアレー２０は、ＡＮＤ平面部２２
とＯＲ平面部２４とを備えている。なお図２は、説明の
ために、ロジックアレー２０の回路構成の一部を抜き出
して示した図であり、実際のロジックアレー２０は、よ
り複雑な構成を持っている。
【００３０】図２の例では、ＡＮＤ平面部２２は、回路
要素である４本のデータ入力ラインＬ１１、Ｌ１２、Ｌ
１３、Ｌ１４、４本のＡＮＤ入力ラインＬ２１、Ｌ２
２、Ｌ２３、Ｌ２４、および、４個のＡＮＤゲートＡＮ
Ｄ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４を備えている。
要素である４本のデータ入力ラインＬ１１、Ｌ１２、Ｌ
１３、Ｌ１４、４本のＡＮＤ入力ラインＬ２１、Ｌ２
２、Ｌ２３、Ｌ２４、および、４個のＡＮＤゲートＡＮ
Ｄ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４を備えている。
【００３１】ＡＮＤ平面部２２の、データ入力ラインＬ
１１〜Ｌ１４とＡＮＤ入力ラインＬ２１〜Ｌ２４との１
６個の交点には、スイッチング用半導体素子であるスイ
ッチＳＷ１１〜ＳＷ４４が設けられている。
１１〜Ｌ１４とＡＮＤ入力ラインＬ２１〜Ｌ２４との１
６個の交点には、スイッチング用半導体素子であるスイ
ッチＳＷ１１〜ＳＷ４４が設けられている。
【００３２】ＯＲ平面部２４は、回路要素である４本の
ＡＮＤ出力ラインＬ３１、Ｌ３２、Ｌ３３、Ｌ３４、３
本のＯＲ入力ラインＬ４１、Ｌ４２、Ｌ４３、３個のＯ
ＲゲートＯＲ１、ＯＲ２、ＯＲ３、および、３本のＯＲ
出力ラインＬ５１、Ｌ５２、Ｌ５３を備えている。
ＡＮＤ出力ラインＬ３１、Ｌ３２、Ｌ３３、Ｌ３４、３
本のＯＲ入力ラインＬ４１、Ｌ４２、Ｌ４３、３個のＯ
ＲゲートＯＲ１、ＯＲ２、ＯＲ３、および、３本のＯＲ
出力ラインＬ５１、Ｌ５２、Ｌ５３を備えている。
【００３３】ＡＮＤ平面部２２同様、ＯＲ平面部２４
の、ＡＮＤ出力ラインＬ３１〜Ｌ３４とＯＲ入力ライン
Ｌ４１〜Ｌ４３との１２個の交点には、スイッチング用
半導体素子であるスイッチＳＷ５１〜ＳＷ８３が設けら
れている。
の、ＡＮＤ出力ラインＬ３１〜Ｌ３４とＯＲ入力ライン
Ｌ４１〜Ｌ４３との１２個の交点には、スイッチング用
半導体素子であるスイッチＳＷ５１〜ＳＷ８３が設けら
れている。
【００３４】なお、図２においては説明の便宜上、４個
のＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ
４と、３個のＯＲゲートＯＲ１、ＯＲ２、ＯＲ３とを用
いるよう記載したが、実際の回路においては、これらの
ゲートに替え、７個のＮＡＮＤゲートを用いて、図２と
論理的に等価な回路を実現している。
のＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ
４と、３個のＯＲゲートＯＲ１、ＯＲ２、ＯＲ３とを用
いるよう記載したが、実際の回路においては、これらの
ゲートに替え、７個のＮＡＮＤゲートを用いて、図２と
論理的に等価な回路を実現している。
【００３５】図１に、スイッチＳＷ１１近傍の拡大回路
図を示す。スイッチＳＷ１１は、強誘電体トランジスタ
ＦＴＲ１１と選択用トランジスタＳＴＲ１１とを備えて
いる。
図を示す。スイッチＳＷ１１は、強誘電体トランジスタ
ＦＴＲ１１と選択用トランジスタＳＴＲ１１とを備えて
いる。
【００３６】強誘電体トランジスタＦＴＲ１１は、第１
の領域であるソースＦＳと第２の領域であるドレインＦ
Ｄとの間に形成されたチャネル領域ＦＣの上に、絶縁膜
であるゲート酸化膜ＦＧＭと、下部導電体層であるフロ
ーティングゲートＦＧと、強誘電体層ＦＭと、上部導電
体層であるコントロールゲートＦＣＧとを、この順に積
み上げるよう構成されている。
の領域であるソースＦＳと第２の領域であるドレインＦ
Ｄとの間に形成されたチャネル領域ＦＣの上に、絶縁膜
であるゲート酸化膜ＦＧＭと、下部導電体層であるフロ
ーティングゲートＦＧと、強誘電体層ＦＭと、上部導電
体層であるコントロールゲートＦＣＧとを、この順に積
み上げるよう構成されている。
【００３７】選択用トランジスタＳＴＲ１１は、第１の
領域であるソースＳＳと第２の領域であるドレインＳＤ
との間に形成されたチャネル領域ＳＣの上に、絶縁膜で
あるゲート酸化膜ＳＧＭと、導電体層であるゲートＳＧ
とを、この順に積み上げるよう構成されている。
領域であるソースＳＳと第２の領域であるドレインＳＤ
との間に形成されたチャネル領域ＳＣの上に、絶縁膜で
あるゲート酸化膜ＳＧＭと、導電体層であるゲートＳＧ
とを、この順に積み上げるよう構成されている。
【００３８】強誘電体トランジスタＦＴＲ１１のフロー
ティングゲートＦＧと選択用トランジスタＳＴＲ１１の
ソースＳＳとは、後述するように、直接的に接続されて
いる。
ティングゲートＦＧと選択用トランジスタＳＴＲ１１の
ソースＳＳとは、後述するように、直接的に接続されて
いる。
【００３９】強誘電体トランジスタＦＴＲ１１のソース
ＦＳにはデータ入力ラインＬ１１が接続されている。ま
た、ドレインＦＤにはＡＮＤ入力ラインＬ２１が接続さ
れている。
ＦＳにはデータ入力ラインＬ１１が接続されている。ま
た、ドレインＦＤにはＡＮＤ入力ラインＬ２１が接続さ
れている。
【００４０】強誘電体トランジスタＦＴＲ１１のコント
ロールゲートＦＣＧは、行選択線であるワードラインＷ
Ｌ１に接続されている。選択用トランジスタＳＴＲ１１
のドレインＳＤは、列選択線であるビットラインＢＬ１
１に接続されている。また、選択用トランジスタＳＴＲ
１１のゲートＳＧは、書込許可線であるゲートラインＧ
に接続されている。スイッチＳＷ１２〜ＳＷ８３も同様
に接続されている。
ロールゲートＦＣＧは、行選択線であるワードラインＷ
Ｌ１に接続されている。選択用トランジスタＳＴＲ１１
のドレインＳＤは、列選択線であるビットラインＢＬ１
１に接続されている。また、選択用トランジスタＳＴＲ
１１のゲートＳＧは、書込許可線であるゲートラインＧ
に接続されている。スイッチＳＷ１２〜ＳＷ８３も同様
に接続されている。
【００４１】図３に、スイッチＳＷ１１近傍の、実体的
な平面配置図を示す。図４は、図３における断面Ｐ１−
Ｐ１（選択用トランジスタＳＴＲ１１の横断面）および
断面Ｐ２−Ｐ２（強誘電体トランジスタＦＴＲ１１の横
断面）を示す図面である。図４Ａに示すように、選択用
トランジスタＳＴＲ１１のソースＳＳの直上に、ソース
ＳＳに接して、強誘電体トランジスタＦＴＲ１１のフロ
ーティングゲートＦＧが形成されている。
な平面配置図を示す。図４は、図３における断面Ｐ１−
Ｐ１（選択用トランジスタＳＴＲ１１の横断面）および
断面Ｐ２−Ｐ２（強誘電体トランジスタＦＴＲ１１の横
断面）を示す図面である。図４Ａに示すように、選択用
トランジスタＳＴＲ１１のソースＳＳの直上に、ソース
ＳＳに接して、強誘電体トランジスタＦＴＲ１１のフロ
ーティングゲートＦＧが形成されている。
【００４２】すなわち、選択用トランジスタＳＴＲ１１
のソースＳＳと強誘電体トランジスタＦＴＲ１１のフロ
ーティングゲートＦＧとは、アルミ配線などを介するこ
となく、ダイレクトにコンタクトされている。このた
め、配線によるチップ面積の増加を防止することができ
る。
のソースＳＳと強誘電体トランジスタＦＴＲ１１のフロ
ーティングゲートＦＧとは、アルミ配線などを介するこ
となく、ダイレクトにコンタクトされている。このた
め、配線によるチップ面積の増加を防止することができ
る。
【００４３】つぎに、図１に基づいて、ロジックアレー
２０（図２参照）の動作を説明する。図５は、各モード
において各ラインに印加される電圧の値を示す図であ
る。
２０（図２参照）の動作を説明する。図５は、各モード
において各ラインに印加される電圧の値を示す図であ
る。
【００４４】まず、継断データの書込（書換）モード時
における動作について説明する。たとえば、スイッチＳ
Ｗ１１をＯＮ状態としたい場合には、図５（イ）に示す
ように、ワードラインＷＬ１にのみ”５Ｖ”を与え、他
のワードラインＷＬ２、...には”０Ｖ”を与える。ま
た、ビットラインＢＬ１にのみ”０Ｖ”を与え、他のビ
ットラインＢＬ２、...には”２．５Ｖ”を与える。
における動作について説明する。たとえば、スイッチＳ
Ｗ１１をＯＮ状態としたい場合には、図５（イ）に示す
ように、ワードラインＷＬ１にのみ”５Ｖ”を与え、他
のワードラインＷＬ２、...には”０Ｖ”を与える。ま
た、ビットラインＢＬ１にのみ”０Ｖ”を与え、他のビ
ットラインＢＬ２、...には”２．５Ｖ”を与える。
【００４５】さらに、ゲートラインＧに”５Ｖ”を与え
ることにより、選択トランジスタＳＴＲ１１、...をＯ
Ｎにする。これにより、強誘電体トランジスタＦＴＲ１
１のコントロールゲートＦＣＧに”５Ｖ”が印加され、
フローティングゲートＦＧに”０Ｖ”が印加される。こ
の結果、強誘電体層ＦＭは、強誘電体トランジスタＦＴ
Ｒ１１のしきい値Ｖthが小さくなる方向に分極を起こ
す。このようにして、スイッチＳＷ１１をＯＮ状態にす
ることができる。
ることにより、選択トランジスタＳＴＲ１１、...をＯ
Ｎにする。これにより、強誘電体トランジスタＦＴＲ１
１のコントロールゲートＦＣＧに”５Ｖ”が印加され、
フローティングゲートＦＧに”０Ｖ”が印加される。こ
の結果、強誘電体層ＦＭは、強誘電体トランジスタＦＴ
Ｒ１１のしきい値Ｖthが小さくなる方向に分極を起こ
す。このようにして、スイッチＳＷ１１をＯＮ状態にす
ることができる。
【００４６】一方、スイッチＳＷ１１と同列のスイッチ
ＳＷ２１、...を構成する強誘電体トランジスタＦＴＲ
２１...のコントロールゲートＦＣＧに”０Ｖ”が印加
され、フローティングゲートＦＧにも”０Ｖ”が印加さ
れる。このため、コントロールゲートＦＣＧとフローテ
ィングゲートＦＧとの間に電位差が生ぜず、強誘電体ト
ランジスタＦＴＲ２１...の強誘電体層ＦＭは、現在の
状態を維持する。
ＳＷ２１、...を構成する強誘電体トランジスタＦＴＲ
２１...のコントロールゲートＦＣＧに”０Ｖ”が印加
され、フローティングゲートＦＧにも”０Ｖ”が印加さ
れる。このため、コントロールゲートＦＣＧとフローテ
ィングゲートＦＧとの間に電位差が生ぜず、強誘電体ト
ランジスタＦＴＲ２１...の強誘電体層ＦＭは、現在の
状態を維持する。
【００４７】また、スイッチＳＷ１１と同行のスイッチ
ＳＷ１２、...を構成する強誘電体トランジスタＦＴＲ
１２...のコントロールゲートＦＣＧに”５Ｖ”が印加
され、フローティングゲートＦＧに”２．５Ｖ”が印加
される。このため、強誘電体トランジスタＦＴＲ１
２...の強誘電体層ＦＭの両端には、差引き２．５Ｖの
電位差が生ずることになるが、この程度の電位差では分
極を起こすことはない。したがって、強誘電体層ＦＭは
現在の状態を維持する。
ＳＷ１２、...を構成する強誘電体トランジスタＦＴＲ
１２...のコントロールゲートＦＣＧに”５Ｖ”が印加
され、フローティングゲートＦＧに”２．５Ｖ”が印加
される。このため、強誘電体トランジスタＦＴＲ１
２...の強誘電体層ＦＭの両端には、差引き２．５Ｖの
電位差が生ずることになるが、この程度の電位差では分
極を起こすことはない。したがって、強誘電体層ＦＭは
現在の状態を維持する。
【００４８】さらに、スイッチＳＷ１１と行および列が
異なるスイッチＳＷ２２、...を構成する強誘電体トラ
ンジスタＦＴＲ２２...のコントロールゲートＦＣＧ
に”０Ｖ”が印加され、フローティングゲートＦＧに”
２．５Ｖ”が印加される。このため、強誘電体トランジ
スタＦＴＲ２２...の強誘電体層ＦＭも、上述の場合同
様、現在の状態を維持する。
異なるスイッチＳＷ２２、...を構成する強誘電体トラ
ンジスタＦＴＲ２２...のコントロールゲートＦＣＧ
に”０Ｖ”が印加され、フローティングゲートＦＧに”
２．５Ｖ”が印加される。このため、強誘電体トランジ
スタＦＴＲ２２...の強誘電体層ＦＭも、上述の場合同
様、現在の状態を維持する。
【００４９】上述のように、ビットラインＢＬ１にの
み”０Ｖ”を与え、他のビットラインＢＬ２、...に
は”２．５Ｖ”を与えているが、これは、つぎの理由に
よる。他のビットラインＢＬ２、...に”５Ｖ”を与え
ると、スイッチＳＷ１１と行が同一のスイッチＳＷ１
２、...を構成する強誘電体トランジスタＦＴＲ１２...
のコントロールゲートＦＣＧとフローティングゲートＦ
Ｇとの双方に”５Ｖ”が印加されることになり、両者間
に電位差が生じないため、都合がよい。
み”０Ｖ”を与え、他のビットラインＢＬ２、...に
は”２．５Ｖ”を与えているが、これは、つぎの理由に
よる。他のビットラインＢＬ２、...に”５Ｖ”を与え
ると、スイッチＳＷ１１と行が同一のスイッチＳＷ１
２、...を構成する強誘電体トランジスタＦＴＲ１２...
のコントロールゲートＦＣＧとフローティングゲートＦ
Ｇとの双方に”５Ｖ”が印加されることになり、両者間
に電位差が生じないため、都合がよい。
【００５０】しかし、スイッチＳＷ１１と行および列が
異なるスイッチＳＷ２２、...を構成する強誘電体トラ
ンジスタＦＴＲ２２...のコントロールゲートＦＣＧ
に”０Ｖ”が印加され、フローティングゲートＦＧに”
５Ｖ”が印加される。この結果、強誘電体トランジスタ
ＦＴＲ２２...の強誘電体層ＦＭが、スイッチＳＷ１１
の強誘電体層ＦＭと逆の方向に分極を起こしてしまう。
異なるスイッチＳＷ２２、...を構成する強誘電体トラ
ンジスタＦＴＲ２２...のコントロールゲートＦＣＧ
に”０Ｖ”が印加され、フローティングゲートＦＧに”
５Ｖ”が印加される。この結果、強誘電体トランジスタ
ＦＴＲ２２...の強誘電体層ＦＭが、スイッチＳＷ１１
の強誘電体層ＦＭと逆の方向に分極を起こしてしまう。
【００５１】そこで、強誘電体層ＦＭに印加されても分
極を起こさない程度の電圧である２．５Ｖを、他のビッ
トラインＢＬ２、...に与えるよう構成している。
極を起こさない程度の電圧である２．５Ｖを、他のビッ
トラインＢＬ２、...に与えるよう構成している。
【００５２】つぎに、スイッチＳＷ１１をＯＦＦ状態と
したい場合には、図５（ロ）に示すように、全てのワー
ドラインＷＬ１...に”０Ｖ”を与える。また、ビット
ラインＢＬ１にのみ”５Ｖ”を与え、他のビットライン
ＢＬ２、...には”０Ｖ”を与える。
したい場合には、図５（ロ）に示すように、全てのワー
ドラインＷＬ１...に”０Ｖ”を与える。また、ビット
ラインＢＬ１にのみ”５Ｖ”を与え、他のビットライン
ＢＬ２、...には”０Ｖ”を与える。
【００５３】さらに、ゲートラインＧに”５Ｖ”を与え
ることにより、選択トランジスタＳＴＲ１１、...をＯ
Ｎにする。これにより、スイッチＳＷ１１と同一列のス
イッチを構成する強誘電体トランジスタＦＴＲ１１、Ｆ
ＴＲ２１、...のコントロールゲートＦＣＧに”０Ｖ”
が印加され、フローティングゲートＦＧに”５Ｖ”が印
加される。この結果、強誘電体層ＦＭは、強誘電体トラ
ンジスタＦＴＲ１１、ＦＴＲ２１、...のしきい値Ｖth
が大きくなる方向に分極を起こす。このようにして、ス
イッチＳＷ１１、ＳＷ２１、...をＯＦＦ状態にするこ
とができる。
ることにより、選択トランジスタＳＴＲ１１、...をＯ
Ｎにする。これにより、スイッチＳＷ１１と同一列のス
イッチを構成する強誘電体トランジスタＦＴＲ１１、Ｆ
ＴＲ２１、...のコントロールゲートＦＣＧに”０Ｖ”
が印加され、フローティングゲートＦＧに”５Ｖ”が印
加される。この結果、強誘電体層ＦＭは、強誘電体トラ
ンジスタＦＴＲ１１、ＦＴＲ２１、...のしきい値Ｖth
が大きくなる方向に分極を起こす。このようにして、ス
イッチＳＷ１１、ＳＷ２１、...をＯＦＦ状態にするこ
とができる。
【００５４】一方、スイッチＳＷ１１と異なる列のスイ
ッチＳＷ１２、ＳＷ２２、...を構成するフローティン
グゲートＦＧにも”０Ｖ”が印加される。このため、コ
ントロールゲートＦＣＧとフローティングゲートＦＧと
の間に電位差が生ぜず、強誘電体トランジスタＦＴＲ１
２、ＦＴＲ２２、...の強誘電体層ＦＭは、現在の状態
を維持する。
ッチＳＷ１２、ＳＷ２２、...を構成するフローティン
グゲートＦＧにも”０Ｖ”が印加される。このため、コ
ントロールゲートＦＣＧとフローティングゲートＦＧと
の間に電位差が生ぜず、強誘電体トランジスタＦＴＲ１
２、ＦＴＲ２２、...の強誘電体層ＦＭは、現在の状態
を維持する。
【００５５】なお、上述の例（図５参照）では、スイッ
チＳＷ１１と同列のスイッチ全てをＯＦＦ状態とする場
合について説明したが、図６（ロ）に示す電圧を各線に
印加することにより、スイッチＳＷ１１のみをＯＦＦ状
態とすることができる。
チＳＷ１１と同列のスイッチ全てをＯＦＦ状態とする場
合について説明したが、図６（ロ）に示す電圧を各線に
印加することにより、スイッチＳＷ１１のみをＯＦＦ状
態とすることができる。
【００５６】つぎに、運転モード時における動作につい
て説明する。運転モード時においては、図５（ハ）に示
すように、全てのビットラインＢＬ１...をオープン状
態とする。また、ゲートラインＧに”０Ｖ”を与えるこ
とにより、選択トランジスタＳＴＲ１１、...をＯＦＦ
にする。これにより、全てのスイッチＳＷ１１...を構
成する強誘電体トランジスタＦＴＲ１１...のフローテ
ィングゲートＦＧは、完全にフローティング状態とな
る。
て説明する。運転モード時においては、図５（ハ）に示
すように、全てのビットラインＢＬ１...をオープン状
態とする。また、ゲートラインＧに”０Ｖ”を与えるこ
とにより、選択トランジスタＳＴＲ１１、...をＯＦＦ
にする。これにより、全てのスイッチＳＷ１１...を構
成する強誘電体トランジスタＦＴＲ１１...のフローテ
ィングゲートＦＧは、完全にフローティング状態とな
る。
【００５７】また、全てのワードラインＷＬ１...に”
０Ｖ”を与える。この”０Ｖ”は、上述の、スイッチが
ＯＮ状態である場合の強誘電体トランジスタのしきい値
Ｖthと、ＯＦＦ状態であるの場合のしきい値Ｖthとの、
ほぼ中間の電圧値である。したがって、ワードラインＷ
Ｌ１...を介して、強誘電体トランジスタＦＴＲ１１...
のコントロールゲートＦＣＧに”０Ｖ”が印加されるこ
とにより、各スイッチＳＷ１１...を構成する強誘電体
トランジスタＦＴＲ１１...は、強誘電体層ＦＭの分極
状態に応じ、導通状態または非導通状態を呈する。
０Ｖ”を与える。この”０Ｖ”は、上述の、スイッチが
ＯＮ状態である場合の強誘電体トランジスタのしきい値
Ｖthと、ＯＦＦ状態であるの場合のしきい値Ｖthとの、
ほぼ中間の電圧値である。したがって、ワードラインＷ
Ｌ１...を介して、強誘電体トランジスタＦＴＲ１１...
のコントロールゲートＦＣＧに”０Ｖ”が印加されるこ
とにより、各スイッチＳＷ１１...を構成する強誘電体
トランジスタＦＴＲ１１...は、強誘電体層ＦＭの分極
状態に応じ、導通状態または非導通状態を呈する。
【００５８】たとえば、図１において、スイッチＳＷ１
１がＯＮ状態である場合は、強誘電体トランジスタＦＴ
Ｒ１１は導通状態となっているから、データ入力ライン
Ｌ１１とＡＮＤ入力ラインＬ２１とは、導通状態とな
る。なお、図５および図６に示すように、書込みモー
ド、運転モードを問わず、基板電位（ｓｕｂ）は、”０
Ｖ”に設定されている。
１がＯＮ状態である場合は、強誘電体トランジスタＦＴ
Ｒ１１は導通状態となっているから、データ入力ライン
Ｌ１１とＡＮＤ入力ラインＬ２１とは、導通状態とな
る。なお、図５および図６に示すように、書込みモー
ド、運転モードを問わず、基板電位（ｓｕｂ）は、”０
Ｖ”に設定されている。
【００５９】つぎに、図７に、この発明の他の実施形態
によるプログラム可能な機能装置であるＰＬＡ（図示せ
ず）を構成するロジックアレー３０のスイッチＳＷ１１
近傍の拡大回路図を示す。図７に示すロジックアレー３
０は、各行ごとに、行書込許可線であるゲートラインＧ
１、Ｇ２、...を備えている点で、全体として１つの書
込許可線であるゲートラインＧを備えた、図１に示すロ
ジックアレー２０と異なる。
によるプログラム可能な機能装置であるＰＬＡ（図示せ
ず）を構成するロジックアレー３０のスイッチＳＷ１１
近傍の拡大回路図を示す。図７に示すロジックアレー３
０は、各行ごとに、行書込許可線であるゲートラインＧ
１、Ｇ２、...を備えている点で、全体として１つの書
込許可線であるゲートラインＧを備えた、図１に示すロ
ジックアレー２０と異なる。
【００６０】図７に示すように、第１行の選択用トラン
ジスタＳＴＲ１１、ＳＴＲ１２、...のゲートＳＧは、
行書込許可線であるゲートラインＧ１に接続されてい
る。同様に、第２行以降の選択用トランジスタＳＴＲ１
１、ＳＴＲ１２、...、...のゲートＳＧは、それぞれ、
ゲートラインＧ２、...に接続されている。
ジスタＳＴＲ１１、ＳＴＲ１２、...のゲートＳＧは、
行書込許可線であるゲートラインＧ１に接続されてい
る。同様に、第２行以降の選択用トランジスタＳＴＲ１
１、ＳＴＲ１２、...、...のゲートＳＧは、それぞれ、
ゲートラインＧ２、...に接続されている。
【００６１】つぎに、図７に基づいて、ロジックアレー
３０の動作を説明する。図８は、各モードにおいて各ラ
インに印加される電圧の値を示す図である。まず、継断
データの書込（書換）モード時における動作について説
明する。スイッチＳＷ１１をＯＮ状態としたい場合に
は、ロジックアレー２０の場合（図５参照）と異なり、
図８（イ）に示すように、ビットラインＢＬ１にのみ”
０Ｖ”を与え、他のビットラインＢＬ２、...には”５
Ｖ”を与える。
３０の動作を説明する。図８は、各モードにおいて各ラ
インに印加される電圧の値を示す図である。まず、継断
データの書込（書換）モード時における動作について説
明する。スイッチＳＷ１１をＯＮ状態としたい場合に
は、ロジックアレー２０の場合（図５参照）と異なり、
図８（イ）に示すように、ビットラインＢＬ１にのみ”
０Ｖ”を与え、他のビットラインＢＬ２、...には”５
Ｖ”を与える。
【００６２】これにより、第１行のスイッチＳＷ１
１...を構成する強誘電体トランジスタＦＴＲ１１...の
うち、強誘電体トランジスタＦＴＲ１１の強誘電体層Ｆ
Ｍの両端にのみ”５Ｖ”の電位差が生じ、第１行の他の
強誘電体トランジスタＦＴＲ１２...の強誘電体層ＦＭ
の両端には、電位差が生じない。このため、第１行のう
ち、スイッチＳＷ１１のみを確実にＯＮ状態にすること
ができる。
１...を構成する強誘電体トランジスタＦＴＲ１１...の
うち、強誘電体トランジスタＦＴＲ１１の強誘電体層Ｆ
Ｍの両端にのみ”５Ｖ”の電位差が生じ、第１行の他の
強誘電体トランジスタＦＴＲ１２...の強誘電体層ＦＭ
の両端には、電位差が生じない。このため、第１行のう
ち、スイッチＳＷ１１のみを確実にＯＮ状態にすること
ができる。
【００６３】さらに、ゲートラインＧ１にのみ”５Ｖ”
を与え、他のゲートラインＧ２、...には”０Ｖ”を与
える。これにより、第２行以降の選択トランジスタＳＴ
Ｒ２１、ＳＴＲ２２、...、...は、全てＯＦＦになる。
このため、第２行以降のスイッチＳＷ２１...を構成す
る強誘電体トランジスタＦＴＲ２１...の分極状態が変
化することはない。
を与え、他のゲートラインＧ２、...には”０Ｖ”を与
える。これにより、第２行以降の選択トランジスタＳＴ
Ｒ２１、ＳＴＲ２２、...、...は、全てＯＦＦになる。
このため、第２行以降のスイッチＳＷ２１...を構成す
る強誘電体トランジスタＦＴＲ２１...の分極状態が変
化することはない。
【００６４】したがって、図１のロジックアレー２０の
場合に比し、より確実に、ＯＮ状態への書込を行なうこ
とができる。
場合に比し、より確実に、ＯＮ状態への書込を行なうこ
とができる。
【００６５】つぎに、スイッチＳＷ１１をＯＦＦ状態と
したい場合には、スイッチＳＷ１１をＯＮ状態としたい
場合同様、図８（ロ）に示すように、ゲートラインＧ１
にのみ”５Ｖ”を与え、他のゲートラインＧ２、...に
は”０Ｖ”を与える。これにより、ロジックアレー２０
の場合（図５、図６参照）と異なり、スイッチＳＷ１１
のみを、確実にＯＦＦ状態にすることができる。なお、
運転モード時における動作については、ロジックアレー
２０の場合（図５参照）と同様である。
したい場合には、スイッチＳＷ１１をＯＮ状態としたい
場合同様、図８（ロ）に示すように、ゲートラインＧ１
にのみ”５Ｖ”を与え、他のゲートラインＧ２、...に
は”０Ｖ”を与える。これにより、ロジックアレー２０
の場合（図５、図６参照）と異なり、スイッチＳＷ１１
のみを、確実にＯＦＦ状態にすることができる。なお、
運転モード時における動作については、ロジックアレー
２０の場合（図５参照）と同様である。
【００６６】なお、上述の実施形態においては、各行ご
とに、行書込許可線であるゲートラインＧ１、Ｇ
２、...を備えるよう構成したが、各列ごとに、列書込
許可線を備えるよう構成し、各列の選択用トランジスタ
のゲートＳＧを、それぞれ、対応する列書込許可線に接
続するよう構成することもできる。
とに、行書込許可線であるゲートラインＧ１、Ｇ
２、...を備えるよう構成したが、各列ごとに、列書込
許可線を備えるよう構成し、各列の選択用トランジスタ
のゲートＳＧを、それぞれ、対応する列書込許可線に接
続するよう構成することもできる。
【００６７】また、上述の各実施形態においては、強誘
電体トランジスタの第１の領域をソースＦＳ、第２の領
域をドレインＦＤとして説明したが、第１の領域をドレ
インＦＤ、第２の領域をソースＦＳとしてもよい。選択
用トランジスタについても同様である。
電体トランジスタの第１の領域をソースＦＳ、第２の領
域をドレインＦＤとして説明したが、第１の領域をドレ
インＦＤ、第２の領域をソースＦＳとしてもよい。選択
用トランジスタについても同様である。
【００６８】また、選択用トランジスタＳＴＲ１１のソ
ースＳＳと強誘電体トランジスタＦＴＲ１１のフローテ
ィングゲートＦＧとを、ダイレクトにコンタクトするよ
う構成したが、ダイレクトにコンタクトせず、アルミ配
線などを介して接続することもできる。
ースＳＳと強誘電体トランジスタＦＴＲ１１のフローテ
ィングゲートＦＧとを、ダイレクトにコンタクトするよ
う構成したが、ダイレクトにコンタクトせず、アルミ配
線などを介して接続することもできる。
【００６９】また、複数のスイッチＳＷ１１...を直交
方向に行列配置するよう構成したが、行と列とを、９０
゜以外の角度で交わるよう構成することもできる。ま
た、複数のスイッチＳＷ１１...を行列配置することな
く、たとえば、１列に配置するよう構成することもでき
る。さらに、この発明は、スイッチが一個のみの回路に
も適用することができる。
方向に行列配置するよう構成したが、行と列とを、９０
゜以外の角度で交わるよう構成することもできる。ま
た、複数のスイッチＳＷ１１...を行列配置することな
く、たとえば、１列に配置するよう構成することもでき
る。さらに、この発明は、スイッチが一個のみの回路に
も適用することができる。
【００７０】また、プログラム可能な機能装置の一例と
して、ＰＬＤの一種であるＰＬＡを例に説明したが、Ｐ
ＬＤの一種であるＦＰＧＡ等プログラム可能な機能装置
一般に適用される。さらに、この発明は、プログラム可
能な機能装置のみならず、スイッチング用半導体素子一
般に適用することができる。
して、ＰＬＤの一種であるＰＬＡを例に説明したが、Ｐ
ＬＤの一種であるＦＰＧＡ等プログラム可能な機能装置
一般に適用される。さらに、この発明は、プログラム可
能な機能装置のみならず、スイッチング用半導体素子一
般に適用することができる。
【図１】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーに用いられるスイッチ近傍の拡大回路図
である。
ロジックアレーに用いられるスイッチ近傍の拡大回路図
である。
【図２】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーの回路構成の一部を、模式的に示した図
面である。
ロジックアレーの回路構成の一部を、模式的に示した図
面である。
【図３】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーに用いられるスイッチ近傍の実体的な平
面構成を示す図面である。
ロジックアレーに用いられるスイッチ近傍の実体的な平
面構成を示す図面である。
【図４】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーに用いられるスイッチの断面構成を示す
図面である。
ロジックアレーに用いられるスイッチの断面構成を示す
図面である。
【図５】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーの動作状態を示す図面である。
ロジックアレーの動作状態を示す図面である。
【図６】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーの、他の例による動作状態を示す図面で
ある。
ロジックアレーの、他の例による動作状態を示す図面で
ある。
【図７】この発明の他の実施形態によるＰＬＡを構成す
るロジックアレーに用いられるスイッチ近傍の拡大回路
図である。
るロジックアレーに用いられるスイッチ近傍の拡大回路
図である。
【図８】この発明の他の実施形態によるＰＬＡを構成す
るロジックアレーの動作状態を示す図面である。
るロジックアレーの動作状態を示す図面である。
【図９】従来のＰＬＡを構成するロジックアレーに用い
られるスイッチの回路構成を示す図面である。
られるスイッチの回路構成を示す図面である。
ＦＴＲ１１・・・・・・・・強誘電体トランジスタ
ＦＧ・・・・・・・・・・・フローティングゲート
ＦＭ・・・・・・・・・・・強誘電体層
ＦＣＧ・・・・・・・・・・コントロールゲート
ＳＴＲ１１・・・・・・・・選択用トランジスタ
ＳＳ・・・・・・・・・・・ソース
ＳＤ・・・・・・・・・・・ドレイン
ＳＧ・・・・・・・・・・・ゲート
ＷＬ１・・・・・・・・・・ワードライン
ＢＬ１１・・・・・・・・・ビットライン
Ｇ・・・・・・・・・・・・ゲートライン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/788
29/792
Claims (6)
- 【請求項１】強誘電体トランジスタの第１の領域と第２
の領域との間に形成されたチャネル領域の上に、絶縁体
により構成された絶縁膜と、導電体により構成された下
部導電体層と、強誘電体により構成された強誘電体層
と、導電体により構成された上部導電体層とを、この順
に積み上げた強誘電体トランジスタ、選択用トランジスタの 第１の領域と第２の領域との間に
形成されたチャネル領域の上に、絶縁体により構成され
た絶縁膜と、導電体により構成された導電体層とを、こ
の順に積み上げた選択用トランジスタ、 を備え、強誘電体トランジスタの下部導電体層と選択用
トランジスタの第１の領域とを接続するよう構成したス
イッチング用半導体素子を、 複数個、行列配置し、 同一列のスイッチング用半導体素子が備える強誘電体ト
ランジスタの第１の領域には、データ入力ラインを接続
し、 同一行のスイッチング用半導体素子が備える強誘電体ト
ランジスタの第２の領域には、ゲート回路入力ラインを
接続した、 ことを特徴とするプログラム可能な機能装置。 - 【請求項２】請求項１のプログラム可能な機能装置にお
いて、 データ入力ラインが、ゲート回路出力ラインであること
を特徴とするもの。 - 【請求項３】請求項１または請求項２のプログラム可能
な機能装置において、 同一行のスイッチング用半導体素子を構成する強誘電体
トランジスタの上部導電体層相互を接続して行選択線と
し、 同一列のスイッチング用半導体素子を構成する選択用ト
ランジスタの第２の領域相互を接続して列選択線とし、
全ての選択用トランジスタの導電体層相互を接続して書
込許可線とするよう構成した、 ことを特徴とするもの。 - 【請求項４】請求項１または請求項２のプログラム可能
な機能装置において、 同一行のスイッチング用半導体素子を構成する強誘電体
トランジスタの上部導電体層相互を接続して行選択線と
し、 同一列のスイッチング用半導体素子を構成する選択用ト
ランジスタの第２の領域相互を接続して列選択線とし、 同一行または同一列の選択用トランジスタの導電体層相
互を接続して行書込許可線または列書込許可線とするよ
う構成した、 ことを特徴とするもの。 - 【請求項５】請求項３のプログラム可能な機能装置にお
いて、 書込許可線に書込許可電圧を印加するとともに任意の行
選択線と列選択線との間に所定の大きさおよび極性を持
つ電圧を印加することにより、行選択線と列選択線とに
より選択されたスイッチング用半導体素子を構成する強
誘電体トランジスタに、継断情報の書込を行ない、 書込許可線に書込禁止電圧を印加することにより、書込
んだ継断情報に基づきデータ入力ラインとゲート回路出
力ラインの継断を行なう、 ことを特徴とするプログラム可能な機能装置の動作方
法。 - 【請求項６】請求項４のプログラム可能な機能装置にお
いて、 行書込許可線または列書込許可線に書込許可電圧を印加
するとともに任意の行選択線と列選択線との間に所定の
大きさおよび極性を持つ電圧を印加することにより、行
選択線と列選択線とにより選択されたスイッチング用半
導体素子を構成する強誘電体トランジスタに、継断情報
の書込を行ない、 行書込許可線または列書込許可線に書込禁止電圧を印加
することにより、書込んだ継断情報に基づきデータ入力
ラインとゲート回路出力ラインの継断を行なう、 ことを特徴とするプログラム可能な機能装置の動作方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26553195A JP3457106B2 (ja) | 1995-10-13 | 1995-10-13 | スイッチング用半導体素子、プログラム可能な機能装置およびプログラム可能な機能装置の動作方法 |
| US08/730,223 US5821578A (en) | 1995-10-13 | 1996-10-15 | Semiconductor switching element, programmable functional device, and operation methods for programmable functional device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26553195A JP3457106B2 (ja) | 1995-10-13 | 1995-10-13 | スイッチング用半導体素子、プログラム可能な機能装置およびプログラム可能な機能装置の動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107041A JPH09107041A (ja) | 1997-04-22 |
| JP3457106B2 true JP3457106B2 (ja) | 2003-10-14 |
Family
ID=17418429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26553195A Expired - Fee Related JP3457106B2 (ja) | 1995-10-13 | 1995-10-13 | スイッチング用半導体素子、プログラム可能な機能装置およびプログラム可能な機能装置の動作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5821578A (ja) |
| JP (1) | JP3457106B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5914511A (en) * | 1997-10-06 | 1999-06-22 | Micron Technology, Inc. | Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts |
| US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6528837B2 (en) | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6072711A (en) * | 1997-12-12 | 2000-06-06 | Lg Semicon Co., Ltd. | Ferroelectric memory device without a separate cell plate line and method of making the same |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6134175A (en) | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| EP1471643B1 (en) * | 2002-01-28 | 2006-08-09 | Rohm Co., Ltd. | Logical operation circuit and logical operation method |
| US7026841B2 (en) * | 2002-01-28 | 2006-04-11 | Rohm Co., Ltd. | Logical operation circuit and logical operation method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777078B2 (ja) * | 1987-01-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体メモリ |
| US5081375A (en) * | 1989-01-19 | 1992-01-14 | National Semiconductor Corp. | Method for operating a multiple page programmable logic device |
| JPH0336763A (ja) * | 1989-07-03 | 1991-02-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05211338A (ja) * | 1991-10-09 | 1993-08-20 | Mitsubishi Electric Corp | 不揮発性半導体装置 |
| JP3264506B2 (ja) * | 1991-11-18 | 2002-03-11 | ローム株式会社 | 強誘電体不揮発性記憶装置 |
| US5541870A (en) * | 1994-10-28 | 1996-07-30 | Symetrix Corporation | Ferroelectric memory and non-volatile memory cell for same |
-
1995
- 1995-10-13 JP JP26553195A patent/JP3457106B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-15 US US08/730,223 patent/US5821578A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09107041A (ja) | 1997-04-22 |
| US5821578A (en) | 1998-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |