KR900006155B1 - 프로그래머블 반도체 리드 온리 메모리 장치 - Google Patents

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구니히꼬 와다
노리아끼 사또
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Abstract

내용 없음.

Description

프로그래머블 반도체 리드 온리 메모리 장치
제1도는 생각할 수 있는 BIC PROM의 메모리 셀의 캐패시터를 나타내는 단면도.
제2도는 생각할 수 있는 BIC PROM의 메모리 셀의 등가회로도.
제3a도 내지 (c)도는 각각 쓰기 동작전, 쓰기 동작중, 쓰기 동작후의 제2도에 도시된 BIC PROM의 비선택 메모리 셀의 등가회로도.
제4a도 내지 c도는 각각 쓰기 동작전, 쓰기 동작중, 쓰기 동작후의 제2도에 도시된 BIC PROM의 선택 메모리 셀의 등가회로도.
제5도는 본 발명에 따른 BIC PROM에 대한 실시예의 메모리 셀을 나타내는 단면도.
제6도는 본 발명에 따른 BIC PROM의 메모리 셀 등가회로도.
제7a도 내지 (c)도는 각각 쓰기 동작전, 쓰기 동작중, 쓰기 동작후의 제6도에 도시된 BIC PROM의 비선택 메모리 셀의 등가회로도.
제8a도 내지 (c)도는 각각 쓰기 동작전, 쓰기 동작중, 쓰기 동작후의 제6도에 도시된 BIC PROM의 선택 메모리 셀의 등가회로도.
제9도는 제6도에서 보인 BIC PROM의 비 선택 메모리 셀의 절연층과 공핍층의 용량 표시도.
제10a도 내지 (c)도는 각각 본 발명에 따른 BIC PROM의 메모리 셀 저항 분포도.
제11도는 본 발명에 따른 BIC PROM의 회로구성에 대한 실시예를 나타내는 시스템 블록선도.
제12도(a) 내지 (i)는 제11도에서 보인 BIC PROM의 동작을 설명하기 위한 타이밍 챠트.
제13도는 제11도에서 보인 읽기/쓰기 회로내에서 쓰기 회로의 실시예를 나타내는 시스템 회로도.
제14도는 제13도에서 보인 쓰기 회로의 구체적인 회로 구성의 실시예를 나타내는 회로도.
제15도는 제11도에서 보인 칼럼 디코우더(column decoder)의 실시예를 나타내는 회로도.
제16도는 제15도에서 보인 디코우더의 실시예를 나타내는 회로도.
본 발명은 일반적으로 프로그래머블(programmable) 반도체 리드 온리 메모리 장치에 관한 것으로서 특히 정보가 선택 메모리 셀에 확실하게 기록이 되고 쓰기 동작중에 비 선택 메모리 셀의 절연층 파괴가 일어나는 것을 막아주는 행렬 형태로 배열된 다수의 메모리 셀로 구성되고 있는 메모리 셀 어레이를 포함한 프로그래머블 반도체 리드 온리 메모리 장치에 관한 것이다.
종래의 프로그래머블 반도체 리드 온리 메모리 장치에 있어서는 정보가 선택 메모리 셀의 퓨즈를 용해시킴으로써 선택 메모리 셀에 기록이 되는 형태의 프로그래머블 리드 온리 메모리(이후 간단히 PROM이라함)가 있었다. 그러나 금속 절연 반도체 전계 효과 트랜지스터(이후 간단히 MISFET)라함)와 캐패시터로 각각 구성된 메모리 셀을 포함하는 전도를 위한 절연체 파괴형 PROM(이후 간단히 BIC PROM이라함)이 최근에 제안되어 왔다. 이러한 BIC PROM에서 워드선은 메모리 셀의 MIS FET의 게이트에 연결되고 비트선은 메모리 셀의 MIS FET와 캐패시터를 경유하여 접지된다. 정보를 BIC PROM의 선택된 메모리 셀에 써넣을때, 캐패시터의 절연층이 파괴되어 캐패시터가 도전 상태로 되도록 선택된 메모리 셀의 캐패시터에는 고전압이 인가된다. BIC PROM에 의하여 쓰기 동작은 수 마이크로세컨드 정도의 극히 짧은 시간 이내에 실행될 수 있고 이러한 이유 때문에 BIC PROM은 여러가지 장치에서 사용하기에 적합하다. 반면에 BIC PROM의 쓰기 동작중에 비 선택 메모리 셀의 캐패시터의 절연층 파괴가 발생하지 않도록 이들의 캐패시터를 보호할 필요가 있다.
그러나, 메모리 셀의 퓨우즈를 녹음으로써 메모리 셀에 정보를 써넣은 PROM의 경우에서 처럼 고 레벨 및 저 레벨의 전압을 결합함으로써 BIC PROM의 메모리 셀 어레이가 간단히 제어되는 경우에는 비 선택 메모리 셀의 MIS FET 및 캐패시터가 쓰기 동작중에 손상될 가능성이 있다. 또한 추가 회로 및 전원이 비선택 메모리 셀을 보호하기 위하여 제공될 때 BIC PROM의 회로 구성은 복잡해지고 더우기 BIC PROM의 집적밀도가 약해지며 BIC PROM의 전력 소모가 커지는 문제점이 야기된다.
한편, 캐패시터의 절연층 파괴를 위하여 BIC PROM의 선택된 메모리 셀에 인가된 전압이 MIS FET를 경유하여 캐패시터에 인가된다. 이러한 이유 때문에 비트선에는 대전압을 인가할 수가 없다. 왜냐하면 선택된 메모리 셀에 인가된 전압이 MIS FET의 최대 허용 전압보다 더 커진다면 선택된 메모리 셀의 MIS FET가 손상되기 때문이다. 그러므로 절연층에서 파괴를 위하여 대전압을 인가해야만 하는 캐패시터는 BIC PROM에서 사용될 수 없는 문제점이 있다. 그러나 BIC PROM의 광범위한 용융 범위를 생각하면 선택된 메모리 셀의 캐패시터가 절연층을 파괴하기 위하여 대전압이 요구된다 하더라도 정보가 선택된 메모리 셀에 기록될 수 있고, 비 선택 메모리 셀이 확실하게 보호되는 것이 요구되어 진다.
따라서 상기 언급한 문제점이 해결되고 원하는 조건이 충족되어질 새롭고 유용한 프로그래머블 반도체 리드 온리 메모리 장치를 제공하는 것이 본발명의 일반적인 목적이다.
본 발명의 다른 그리고 더 구체적인 목적은 행렬 형태로 배열된 다수의 메모리 셀로 구성된 메모리 셀 어레이를 포함하는 프로그래머블 반도체 리드 온리 메모리 장치를 제공하는 것이고 여기에서 다수의 메모리 셀은 각각의 워드선과 각각의 비트선에 연결되고 메모리 셀 어레이내의 각 메모리 셀의 워드선에 게이트가 연결된 트랜지스터와 캐패시터가 트랜지스터를 경유하여 접지되도록 그 한끝에 트랜지스터에 연결되고 다른 한끝이 비트선에 연결되며 절연층이 있는 캐패시터를 포함한다. 단지 하나의 선택된 메모리 셀의 캐패시터의 절연층은 선택된 메모리 셀에 연결된 특정 워드선과 특정 비트선이 구동될 때 파괴되어 캐패시터를 도전상태로 만든다. 본 발명의 메모리 장치에 의하면 선택된 메모리 캐패시터의 절연층을 파괴함으로써 선택된 메모리 셀에 정보를 써넣을 수가 있고 더우기 비 선택 메모리 셀의 캐패시터의 절연층이 파괴되는 것으로부터 확실하게 방지할 수가 있다. 추가적인 회로와 전원을 제공할 필요가 없이 비 선택 메모리 셀을 보호할 수가 있다. 또한 선택된 메모리 셀의 캐패시터의 절연층을 파괴하는 데에 큰 절연체 파괴 전압이 요구되는 경우에도 선택된 메모리 셀에 정보를 확실하게 써넣을 수 있다.
본 발명에 남은 또 하나의 목적은 각 메모리 셀이 반도체 기판, 반도체 기판의 표면부에 형성된 첫번째 및 두번째 불순물 영역, 반도체 기판상에 형성되고 첫번째 및 두번째 불순물 영역위에 각각 형성된 첫번째 및 두번째 접촉홀을 가지는 첫번째 절연층, 반도체 기판상에 형성된 게이트층, 첫번째 절연층의 첫번째 접촉홀 위에 형성된 두번째 절연층, 첫번째 절연층에 있는 두번째 접촉홀 위에 형성된 첫번째 배선층과 두번째 절연층 위에 형성된 두번째 배선층에 포함한다. 첫번째 배선층은 접지되어 있고 두번째 배선층은 비트선에, 그리고 게이트층은 워드선에 연결되어 있으며 두번째 절연층이 캐패시터의 절연층을 구성한다.
본 발명은 더 나아간 목적은 메모리 어레이 셀에 있는 다수의 메모리 셀 모두의 캐패시터가 쓰기 주기의 최초 반주기 동안 방전되고 선택된 메모리 셀의 트랜지스터만이 쓰기 주기의 두번째 반주기동안 ON으로 되는 프로그래머블 반도체 리드 온리 메모리 장치를 제공하는데 있다.
본 발명의 도 하나의 목적은 어드레스 신호가 공급된 어드레스 레지스터, 선택된 메모리 셀에 연결된 특정 워드선을 구동함으로써 메모리 셀 어레이내에서 선택된 메모리 셀의 로우(row)어드레스를 표시하기 위하여 어드레스 레지스터 출력이 공급된 로우 디코우더, 선택된 메모리 셀에 연결된 특정의 비트선을 구동함으로써 메모리 셀 어레이내에서 선택된 메모리 셀의 칼럼(column)어드레스를 표시하기 위하여 어드레스 레지스터 출력이 공급된 칼럼 디코우더와 메모리 셀 어레이에 기록될 데이타를 공급하고 메모리 셀 어레이로 부터 독출된 데이타를 수신하기 위한 읽기/쓰기 회로를 포함하는 프로그래머블 반도체 리드 온리 메모리 장치를 제공하는데 있고, 여기에서 읽기/쓰기 회로는 칼럼 디코우더를 제어하기 위한 쓰기 회로를 포함하고 모든 워드선은 각 쓰기 주기의 최초 반주기 동안 구동되며 쓰기 회로는 각 쓰기 주기의 최초 반주기에는 어떠한 비트선도 구동되지 않고 각 쓰기 주기의 두번째 반주기 동안에 선택된 메모리 셀에 연결된 특징의 비트선만이 구동되도록 칼럼 디코우더를 제어한다.
본 발명의 다른 목적과 더 나아가서의 특징들은 첨부 도면과 함께 다음에 상세히 설명된 명세서를 읽음으로써 명백해진다.
제1도는 생각할 수 있는 BIC PROM의 메모리 셀의 캐패시터의 단면도이다. 캐패시터는 p형 실리콘 기판 11, 기판 11의 표면부에 형성된 n+형 불순물 영역 12, 기판 11상에 형성된 절연층 13, 절연층 13에 있는 접촉홀 위에 형성된 절연층 14와 전극 배선층 15를 포함한다. 예를들면 절연층 13은 PSG(phospho-silicate-glass)로 제조되었고 전극 배선층 15는 알루미늄(A1)으로 만들어 졌다.
제2도는 생각할 수 있는 BIC PROM의 메모리 셀 등가회로도이다. 편의상 단지 두개의 메모리 셀만이 제2도에 도시되어 있지만 이러한 메모리 셀의 다수개가 행렬 형태로 배열되어진다. 메모리 셀 M1은 N 채널 금속 산화 반도체(MOS)FET Q1과 캐패시터 C1를 포함하고 메모리 셀 M2는 N 채널 MOS FET Q2와 캐패시터 C2를 포함한다. 이들 연결된 워드선과 비트선에 전압을 인가함으로써 선택된 메모리 셀에 정보가 기록되어지고 이들에 연결된 워드선에 아무런 전압도 인가하지 않으면 비트선 메모리 셀에는 아무런 정보도 기록되지 아니한다. 제3도 a, b 및 c도는 각각 쓰기 동작이 시행되기전, 쓰기 동작중, 쓰기 동작후의 비 선택 메모리 셀의 등가회로도이다. 메모리 셀의 캐패시터 절연층 14가 파괴되지 않을 때, 메모리 셀은 비 도전 상태임을 알 수 있다. 반대로 제4도, a, b 및 c도는 각각 쓰기 동작이 시행되기전, 쓰기 동작중, 쓰기 동작후의 선택된 메모리 셀의 등가회로도이다. 그것의 절연층 14가 파괴될 때, 메모리 셀은 도전 상태가 되고 이 경우에 메모리 셀은 제4도 c에서 보인 바와 같이 저항 R을 갖는다. 제3도 a 내지 제4도 c에 있어서, 캐패시터의 용량은 C로 표시되고 캐패시터에 인가된 전압은 V로 표시되어 있다.
비 도전 상태의 메모리 셀을 데이타 "0"로 표시하고 도전 상태의 메모리 셀을 데이타 "1"로 표시한다고 가정하면 메모리 셀 M1의 캐패시터 C1의 절연층 14는 데이타 "1"이 메모리 셀 M1에 써넣어지는 경우에 파괴된다. 다시 말하면, 절연층이 파괴된 캐패시터를 갖는 메모리 셀을 데이타 "1"을 표시하고 정상적인 절연층의 캐패시터를 갖는 메모리 셀은 데이타 "0"을 표시한다. 이러한 메모리 셀이 행렬 형태로 배열될 대, BIC PROM의 메모리 셀 어레이를 구성하는 것이 가능하다. 캐패시터의 절연층에 전압을 인가하고 메모리 셀로부터 독출된 전압을 증폭함으로써 메모리 셀로부터 데이타를 읽어낼 수 있다. 메모리 셀이 데이타 "1"을 저장할 때, 메모리 셀을 통하여 전류가 흐르고 메모리 셀이 데이타 "0"을 저장할 때, 전류는 메모리 셀을 통하여 흐르지 아니한다.
선택된 메모리 셀의 캐패시터의 절연층을 파괴함으로써 제2도에 나타낸 메모리 셀로 구성된 메모리 셀 어레이를 쓰기 동작을 실행할때에 절연층을 파괴하는데 충분한 레벨의 전압이 선택된 메모리 셀의 캐패시터에 인가된다. 메모리 셀에 인가된 전압은 일반적으로 ON과 OFF로 전환되므로 전압이 선택된 메모리 셀의 캐패시터에만 인가되고 비 선택 메모리 셀의 캐패시터에는 인가되지 아니한다.
제2도에서 보인 각 메모리 셀에 있어서, 워드선이 MOS FET의 게이트에 연결되고 비트선이 MOS FET와 캐패시터를 경유하여 접지된다. 그러므로 예를들면 워드선 WL에 전압을 인가함으로써 워드선 WL이 선택될 때, 메모리 셀 M2의 MOS FET Q2는 ON이 된다. 그 다음 라이트인(write-in)펄스 전압 V가 비트선 BL에 인가되면 라이트 인 펄스 전압이 메모리 셀 M2의 캐패시터 C2에 인가되고 캐패시터 C2의 절연층이 파괴된다. 결과적으로 패캐시터 C2는 제4도 c에서 보인 바와 같이 도전 상태로 되고 데이타 "1"이 메모리 셀 M2에 기록된다. 반면에 비트선 BL에 연결된 MOS FET Q1은 거기에 연결된 워드선이 선택되지 않기 때문에 OFF로 유지된다. 다시 말하면 메모리 셀 M1의 MOS FET Q1에 연결된 워드선에는 아무런 전압도 인가되지 않고 메모리 셀 M1의 캐패시터 C1에 라이트인 펄스 전압이 인가되지 아니한다. 그러므로, 제3도 c에서 보인 바와 같이 캐패시터 C1은 비 도전 상태로 유지된다.
그러나, 제2도에서 보인 메모리 셀에 의하면 선택된 메모리 셀의 캐패시터의 절연층을 파괴하기 위한 라이트인 펄스 전압이 MOS FET를 경유하여 캐패시터에 인가된다. 이 때문에 메모리 셀의 캐패시터의 절연층에 인가된 유효 바이어스 전압은 라이트 인 펄스 전압이 VG-Vth이상일 때에도 VG-Vth정도이다. 여기에서 VG는 워드선 전압이고 Vth는 메모리 셀의 MOS FET의 드레쉬홀드 전압이다. 그러므로, 전압 VG-Vth는 메모리 셀의 캐패시터의 절연층 파괴 전압보다 반드시 커야한다. 반면에 만일 이처럼 큰 워드선 전압이 게이트 전극에 인가된다면 메모리 셀의 MOS FET는 손상될 것이다.
제5도는 본 발명에 따른 BIC PROM의 실시예의 메모리 셀 단면도이다. 메모리 셀은 p형 실리콘 기판 21, 기판 21의 표면부에 형성된 n+형 불순물 영역 22, 기판 21상에 형성된 절연층 23, 절연층 23내의 접촉홀 위에 형성된 절연층 24, 전극 배선층 25, 기판 21의 표면부에 형성된 n+형 소오스 영역 26, 게이트층 27, 절연층 23내의 접촉홀 위에 형성된 전극 배선층 28과 절연을 위한 전계 산화층 29를 포함한다. 예를들 면 절연층 23은 PSG(phospho-silicate-glass)로 만들어지고 전극 배선층 25와 28은 알루미늄(A1)로 만들어지며 게이트층 27은 폴리실리콘으로 만들어진다. 게이트층 27은 워드선에 연결되고 전극 배선층 25는 비트선에 연결되며 전극 배선층 28은 접지된다. 예를들어 절연층 24가 50Å-200Å의 두께를 갖는다고 한다. 본 실시예에 의하면 절연층 24는 드레인 확산 영역을 연결하기 위하여 PSG층(절연층 23)상에 형성된 접촉영역을 피복한다. 그러므로 메모리 셀은 생산 공정중의 나중에 기판 21상에 형성될 수 있다. 결과적으로 소거가능한 PROM(EPROM)과 같은 다른 소자 및 장치가 메모리 셀과 같은 기판상에 쉽게 제공될 수 있다.
제6도는 본 발명에 따른 BIC PROM의 메모리 셀의 등가회로도이다. 편의상 단지 여섯개의 메모리 셀만을 제6도에 도시하였다. 메모리 셀 M11은 N채널 MOS FET Q11과 캐패시터 C11을 포함하고 메모리 셀 M12는 N 채널 MOS FET Q12과 캐패시터 C12를 포함한다. 비슷하게 메모리 셀 M21, M22, M31, M32는 각각의 N 채널 MOS FET Q21, Q22, Q31, Q32와 각각의 캐패시터 C21, C22, C31과 C32를 포함한다.
선택된 메모리 셀 M11에 정보를 써넣기 위하여 쓰기 동작을 실행할 때, MOS FET Q11이 ON이 되도록 워드선 WL1에 전압이 인가된다. 그 다음에 비트선 BL1에 라이트인 펄스 전압이 인가된다. 제2도에서 보인 메모리 셀에서와는 달리 비트선 BL1으로 부터의 라이트 인 펄스 전압이 메모리 셀 M11의 캐패시터 C11에 직접 인가된다. 결과적으로 캐패시터 C11의 절연층은 파괴되고 메모리 셀 M11은 도전 상태로 된다.
반면에, 워드선 WL2와 WL3에는 아무런 전압도 인가되지 아니한다. 그러므로 라이트 인 펄스 전압이 비트선 BL1에 인가되더라도 비 선택 메모리 셀 M21과 M31의 MOS FET Q21과 Q31은 OFF로 유지되고 각각의 MOS FET Q21과 Q31의 소오스와 드레인 사이에는 전류가 흐르지 아니한다. 비트선 BL1에서의 라이트인 펄스 전압은 MOS FET Q21과 Q31의 드레인에 인가되고 MOS FET Q21과 Q31은 역바이어스 된다. 따라서 각각의 MOS FET Q21과 Q31의 드레인 확산 영역에는 공핍층이 형성된다. 이 공핍층은 용량성으로 여겨지고 비 선택 메모리 셀 M21과 M31 각각의 캐패시터의 절연층의 용량과 공핍층의 용량의 직렬 결합과 등가로 된다.
제7도 (a) 내지 (c)도는 제6도에서 보인 BIC PROM의 쓰기 동작전, 쓰기 동작중, 쓰기 동작후의 비 선택 메모리 셀의 등가회로도를 각각 나타낸다. 제7도 (a) 내지 (c)도에서 알 수 있는 바와같이 예를들면 절연층을 파괴하는데 필요한 절연체 파괴 전압보다 더 큰 전압이 비 선택 메모리 셀 M21의 캐패시터 C21에 인가될 때, 이 전압은 캐패시터 C21(즉, 절연층의 용량 Co)과 공핍층의 용량 Cd에 분배된다. 따라서 캐패시터 C21의 절연층에 실제로 인가된 전압은 절연체 파괴 전압보다 더 적어지고 캐패시터 C21의 절연층 파괴는 발생하지 아니한다. 그러므로 쓰기 동작후의 비 선택 메모리 셀의 제7도 (c)에서 보인 바와같이 직렬로 연결된 용량 Co와 Cd의 용량과 같은 용량 Co'를 갖는다.
제8도 (a) 내지 (c)도는 각각 제6도에서 보인 BIC PROM의 쓰기 동작전, 쓰기 동작중, 쓰기 동작후의 선택된 메모리 셀의 등가회로도이다. 제8도 (a) 내지 (c)도에서 알 수 있는 바와 같이 절연체 파괴 전압이 선택된 메모리 셀 M11의 캐패시터 C11에 인가되면 이 캐패시터 C11의 절연층은 파괴될 것이다.
그러므로 본 실시예에 의하면 비 선택 메모리 셀의 절연층은 절연체 파괴 전압 이상의 전압이 인가되더라도 파괴되지 않고 단지 선택된 메모리 셀의 절연층만이 파괴된다. 이 때문에 BIC PROM내의 메모리 셀의 절연층이 큰 절연 파괴 전압을 갖는다 해도 선택된 메모리 셀에 정보를 확실하게 써넣을 수가 있다.
제9도는 비 선택 메모리 셀의 공핍층과 절연층의 용량을 나타낸다. 메모리 셀의 캐패시터의 절연층은 용량 Co를 갖고 공핍층은 용량 Cd를 갖는다. 다음의 식(1)은 전압 Vo가 메모리 셀의 절연층에 인가되고 전압 V1이 이 메모리 셀의 MOS FET의 드레인 영역에 인가될 때에 관계된 식이고 여기에서 S1은 공핍층의 영역을 나타내고, S1은 캐패시터의 절연층의 영역을 나타내며 0.01은 관련된 유전상수와 절연층의 유전상수로부터 산출된 수치이다.
Figure kpo00001
S1과 S0가 거의 서로 같기 때문에 전압 V0는 전압 V1의 약
Figure kpo00002
이 됨을 식(1)에서 알 수 있다.
비 선택 메모리 셀에 있어서는 n+형 불순물 영역 22와 p형 기판 21의 사이가 역바이어스 되었기 때문에, n+층 불순물층 22로부터 p형 기판 21쪽에 공핍층이 수 1,000Å 확장되어 용량 Cd가 형성된다.
한편, 두께가 50-200Å 정도인 절연층 24에 의하여 용량 Co가 형성된다.
주지한 것과 같이, 콘덴서의 용량은 절연막의 막두께에 반비례하기 때문에, 얇으면 얇을수록 정전 용량은 크게 된다.
따라서, Co와 Cd로서는 Co쪽이 Cd에 비해서 수백분의 1의 막두께 밖에 없다는 것과 같은 값이기 때문에 Co의 용량은 Cd의 용량보다 수백배 크게된다. 상기 방정식(1)의 경우에 0.01이라는 값은 막두께 이외에 용량을 결정하는 요인이다. 절연층 24 및 공핍층의 면적이나 그들의 비 유전율을 가미한 대략적인 계산값이다. 이것은 단지 약간의 저압, 즉 사실상 무시할 수 있을 정도의 적은 전압이 캐패시터의 절연층에 인가되고 따라서 절연층의 파괴는 발생하지 않음을 의미한다. 다시말하면 정보는 선택된 메모리 셀에만 확실하게 기록되고 비 선택 메모리 셀에 기록되는 것은 확실하게 방지된다.
쓰기 동작이 실행되기 전과 후에 본 발명에 따라서 BIC PROM의 메모리 셀 저항 분포의 측정된 결과가 제10도 (a) 내지 (c)도에 나타나 있다. 제10도 (a)는 미리 프로그램된 메모리 셀의 메모리 셀 저항 분포도이고 제10도 (b)는 쓰기 동작후에 선택된 메모리 셀의 메모리 셀 저항 분포도이며 제10도 (c)는 쓰기 동작후에 비선택 메모리 셀의 메모리 셀 저항 분포도이다. 제10도 (a) 내지 (c)도에서 가로좌표는 1/㎝(Ω)으로 메모리 셀 저항을 나타내고 세로좌표는 측정된 메모리 셀의 백분율(%)을 나타낸다. 각각의 선택된 메모리 셀의 캐패시터의 절연층은 쓰기 동작 다음에 파괴되고 절연층의 저항은 낮아진다는 것을 제10도 (b)로부터 알 수 있다. 또한 비 선택 메모리 셀의 캐패시터의 절연층은 파괴되지 않고 절연층의 저항은 제10도 (a)에서 처럼 높다는 것을 제10도 (c)에서 알수 있다.
지금까지 주어진 명세서에는 기판이 접지되는 것으로 가정하였지만 기판이 접지되는 것은 중요하지 않고 일정전압(예를들면 -2.5V)로 바이어스 될 수 있다. 이 경우에 일정한 일정한 전압이 항상 메모리 셀의 캐패시터의 절연층에 인가되지만 절연층은 충분히 낮은 기판 전압으로 파괴되지 아니한다. 비 선택 메모리 셀의 캐패시터의 절연층은 제9도에서 보인 바와같이 용량의 직렬 연결에 의하여 파괴되는 것으로부터 보회되어 진다. 그러므로, 이 경우에도 또한 비 선택 메모리 셀의 절연층이 파괴됨이 없이 선택된 메모리 셀에 정보를 만족스럽게 써 넣을 수 있다.
제11도는 본 발명에 따른 BIC PROM의 회로 구성의 실시예를 나타낸다. BIC PROM은 일반적으로 메모리 어레이 31, 로우 디코우더 32, 칼럼 디코우더 33, 어드레스 레지스터 34와 읽기/쓰기 회로 35를 포함한다. 메모리 셀 어레이 31은 제6도에서 보인 바와같이 행렬 형태로 배열된 메모리 셀을 포함하고 예를들면 8K 바이트(byte)메모리 셀 어레이로 되어 있다. 로우 디코우더 32, 칼럼 디코우더 33, 어드레스 레지스터 34와 읽기/쓰기 회로 35는 메모리 셀 어레이 31의 주변회로를 구성한다.
예를들어 비트 A0에서 A12까지로 구성된 13-비트 어드레스 신호가 데이타 버스(bus)36을 경유하며 어드레스 레지스터 34에 인가되면 비트 A0에서 A4, A11과 A12는 로우 디코우더 32에 인가되고 반면에 비트 A5에서 A10이 칼럼 디코우더 33에 인가된다. 그러므로 메모리 셀 어레이 31내의 선택된 메모리 셀은 로우 디코우더 32의 출력 로우 어드레스와 칼럼 디코우더 33의 출력 칼럼 어드레스에 의하여 표시된다. 쓰기 동작중에 메모리 셀 어레이 31에 기록될 데이타는 데이타 버스 36을 경유하며 읽기/쓰기 회로 35에 인가되고 읽기/쓰기 회로 35의 출력 데이타는 메모리 셀 어레이 31에 인가되고 선택된 메모리 셀에 기록된다. 반면에 읽기 동작중에는 데이타가 메모리 셀 어레이 31내의 선택된 메모리 셀로부터 독출되고 읽기/쓰기 회로 35를 경유하여 데이타 버스에 공급된다.
이제 제12도 (a)에서 제12도 (i)까지에 나타낸 타임 챠트를 참조하여 쓰기 동작에 관하여 설명하겠다. 편의상 제6도에서 보인 바와같이 메모리 셀 어레이 31이 메모리 셀 M11에서 M32까지 2×3 행렬 형태로 배열되고 정보가 선택된 메모리 셀 M31, M11 및 M22에 이 순서대로 기록된다고 가정한다. 제12도 (a)는 쓰기 주기와 같은 주기를 갖는 클럭신호 ø를 나타낸다.
초기 동작은 제12도 (b) 내지 (d)도에 보인 바와같이 노드 A11-A32의 각각이 접지되도록 하기 위하여 각각의 쓰기 주기 T1, T2, T3등의 처음 반주기 동안에 워드선 WL1 내지 WL3의 각각의 전압 Vc1을 인가함으로써 실행된다. 다시 말하면 쓰기 주기의 처음 반주기 동안에 워드선 WL1 내지 WL3는 하이(high)이고 노드 A11내지 A32는 로우(low)이다. 또한, 제12도 (e)와 (f)에서 보인 바와같이 각 쓰기 주기의 처음 반주기 동안 비트선 BL1과 BL2의 각각은 로우 상태이다.
초기 동작이 시행된 후에 메모리 셀은 쓰기 주기의 다음 반주기 동안 워드선에 전압 Vc1을 인가하고 비트선에 전압 Vc2를 인가함으로써 선택되고 이들은 선택된 메모리 셀에 연결되어져 있다. 다시 말하면 선택된 메모리 셀에 연결된 워드선과 비트선은 각각의 쓰기 주기의 다음 반주기 동안에 하이 상태로 된다. 예를 들면 전압 Vc1은 +5V이고 전압 Vc2는 +24V이다. 메모리 셀 M31이 선택된 메모리 셀일때, 제12도 (d)와 (e)에서 보인 바와같이 쓰기 주기 T1의 다음 반주기 동안 워드선 WL3는 하이이고 비트선 L1도 하이이며 메모리 셀 M31의 캐패시터 C31의 절연층은 제12도 (i)에서 보인 바와같이 파괴된다. 비 선택 메모리 셀 M11도 또한 쓰기 주기 T1의 두번째 반주기 동안에 하이 상태인 비트선 BL1에 연결되지만 거기에 연결된 워드선 WL1이 쓰기 주기 T1의 두번째 반주기 동안 로우 상태로 유지되기 때문에 노드 A11은 플로우팅(floating) 상태에 있게 된다. 따라서 상기 언급한 용량 결합때문에 제12도 (g)에서 보인 바와같이 노드 A11만의 전압 Vc2에 가까운 전압으로 상승하고 메모리 셀 M11의 캐패시터 C11의 절연층을 파괴할 전위차는 캐패시터 C11을 통하여 발생하지 아니한다. 그러므로 메모리 셀 M11의 캐패시터 C11의 절연층은 파괴되지 아니한다. 다른 비 선택 메모리 셀 M21의 캐패시터 C21의 절연층도 또한 비슷한 이유 때문에 파괴되지 아니한다.
마찬가지 방법으로 메모리 셀 M11을 선택할 때, 워드선 WL1과 비트선 BL1은 제12도 b와 e에서 보인 바와같이 쓰기 주기 T2의 두번째 반주기 동안 하이로 되고 메모리 셀 M11의 캐패시터 C11의 절연층은 제12도 (g)에서 보인 바와같이 쓰기 주기 T2의 두번째 반주기 동안에 파괴된다. 쓰기 주기 T2의 두번째 반주기 동안 워드선 WL3가 로우로 유지되기 때문에 비 선택 메모리 셀 M31의 캐패시터 C31의 절연층은 제12도 i에서 보인 바와같이 쓰기 주기 T2의 두번째 반주기 동안에 파괴되지 아니한다. 더우기 메모리 셀 M22를 선택할 때, 워드선 WL2와 비트선 BL2는 제12도 (c)와 (f)에서 보인 바와같이 쓰기 주기 T3의 두번째 반주기 동안 하이로 되고 선택된 메모리 셀 M22의 캐패시터 C22의 절연층은 쓰기 주기 T3의 두번째 반주기 동안에 파괴된다.
제13도는 제11도에서 보인 읽기/쓰기 회로 35내의 쓰기 회로의 실시도이다. 쓰기 회로는 3-입력 NAND 회로 41, 인버터 42와 43, 2-입력 NOR 회로 44와 N 채널 트랜지스터 45, 46을 포함한다. 읽기/쓰기 제어신호 R/W와 클럭신호 ø라이트인 데이타 I는 각각 입력단자 40a, 40b 및 40c에 인가되고 NAND 회로 41에 공급된다. NAND 회로 41의 출력신호는 한편으로 인버터 42를 경유하여 NOR 회로 44의 한 입력단자에 공급되고 다른 한편으로는 인버터 43을 경유하여 트랜지스터 45에 공급된다. 읽기/쓰기 제어신호 R/W는 입력단자 40d에 인가되어 NOR 회로 44의 다른 입력단자에 공급된다. 회로 44의 출력신호는 트랜지스터 46에 공급된다. 트랜지스터 45와 46의 접점으로 부터 얻어진 출력신호는 출력단자 47을 경유하여 출력되고 제11도에서 보인 칼럼 디코우더 33에 공급된다.
쓰기 동작이 시행되면 읽기/쓰기 제어신호
Figure kpo00003
/W는 하이로 되고 읽기/쓰기 제어신호 R/
Figure kpo00004
는 로우로 된다. 그러므로 클럭신호 ø가 하이일 때, 라이트 인 데이타
Figure kpo00005
의 논리 레벨은 클럭신호 ø와 동위상으로 출력단자 47을 경유하여 출력된다.
읽기 동작이 시행되면 읽기/쓰기 제어신호
Figure kpo00006
/W는 로우로 되고 읽기/쓰기 제어신호 R/
Figure kpo00007
는 하이로 된다. 하이 레벨의 읽기/쓰기 제어신호 R/
Figure kpo00008
는 또한 단자 48에 인가된다. 결과적으로 출력단자 47에 연결된 N 채널 트랜지스터 49는 읽기 동작중에 ON이 되고 칼럼 디코우더 33으로 부터 읽어낸 데이타는 인버터 50과 단자 51을 경유하여 데이타 버스 36에 공급된다.
제14도는 제13도에서 보인 쓰기 회로의 구체적인 회로 구성의 실시도이다. 제14도의 쓰기 회로는 N 채널 공핍형 트랜지스터 Q2와 Q5, P 채널 증가형 트랜지스터 Q10, Q11, Q13, Q17, Q18과 Q19 그리고 N 채널 증가형 트랜지스터 Q1, Q3, Q4, Q6-Q9, Q12와 Q14-Q16을 포함한다. 트랜지스터 Q3-Q7은 높은 저항 전압(withstand voltage)를 갖는다. 예를들면 전압 Vc1과 Vc2는 각각 +5V와 +25V이다.
쓰기 동작이 시행되면 읽기/쓰기 제어신호 R/
Figure kpo00009
가 하이이고 읽기/쓰기 제어신호 R/W가 로우이기 때문에 트랜지스터 Q15은 ON으로 되고 트랜지스터 Q19는 OFF, 트랜지스터 Q8은 OFF, 트랜지스터 Q10은 ON으로 된다. 그러므로 클럭신호 ø가 하이로 되면 하이트 인 데이타
Figure kpo00010
의 논리 레벨은 클럭신호 ø와 동위상으로 출력단자 47을 경유하여 출력된다. 라이트인 데이타 I가 로우("0")인 경우에는 트랜지스터 Q7은 ON으로 되고 트랜지스터 Q6은 OFF로 되며 이 경우에 로우 레벨의 신호(접지 레벨)가 출력단자 47을 경유하여 출력된다. 반면에 라이트 인 데이타 I가 하이("1")인 경우에는 트랜지스터 Q7은 OFF되고 트랜지스터 Q6은 ON이 되며 이 경우에 하이 레벨의 신호(Vc2)가 출력단자 47을 경유하여 출력된다. 클럭신호 ø가 로우일때, 트랜지스터 Q7은 ON으로 되고 트랜지스터 Q6은 OFF되며 로우 레벨의 신호(접지 레벨)가 출력단자 47을 경유하여 출력된다. ON 상태로된 MOS FET를 갖는 선택된 메모리 셀의 캐패시터의 절연층은 하이 레벨의 신호가 출력단자 47을 경유하여 출력될 때에 파괴된다.
읽기 동작이 시행되면 읽기/쓰기 제어신호
Figure kpo00011
/W는 로우로 되고 읽기/쓰기 제어신호 R/
Figure kpo00012
는 하이로 된다. 그러므로 트랜지스터 Q15는 OFF 트랜지스터 Q17는 ON, 트랜지스터 Q8은 ON, 트랜지스터 Q10은 OFF로 된다. 이 경우에 트랜지스터 Q6와 Q7이 OFF되기 때문에 제11도에서 보인 바와같이 출력단자 47로부터 칼럼 디코우더 33으로의 신호선의 임피던스는 높아진다. 그러므로 신호선에 연결된 읽기 회로(도시되지 않음)를 사용함으로써 선택된 메모리 셀로부터 데이타를 읽어내는 것이 가능해진다.
제15도는 제11도에서 보인 칼럼 디코우더 33의 실시도이다. 편의상 칼럼 어드레스는 두개의 비트를 포함하는 것으로 가정한다. 칼럼 어드레스 두개의 비트 BC1과 BC2를 포함하는 경우에 네개의 비트선 BL1-BL4중의 하나가 선택될 수 있다. 제13도과 제14도에서 보인 출력단자 47로부터의 신호는 단자 60에 공급된다. 반면에 제11도에서 보인 어드레스 레지스터 34로부터의 칼럼 어드레스 비트 BC1과 BC -는 단자 611과 612에 인가된다. 비트 BC1과 BC2는 디코우더 62-65에 공급된다. 디코우더 62-65의 출력신호는 각각의 비트선 BL1-BL4에 연결된 N 채널 트랜지스터 661-664를 ON으로 한다. 그러므로 비트 BC1과 BC2가 예를 들면 비트선 BL1을 표시할 때, 비트선 BL1의 트랜지스터 661은 디코우더 62의 출력신호에 의하여 ON으로 되고, 단자 60으로부터의 신호는 비트선 BL1에 인가된다.
제16도는 제15도에서 보인 디코우더 62의 실시도이다. 디코우더 63-65가 디코우더 62와 유사하게 구성되기 때문에 단지 디코우더 62에 관해서만 설명하겠다. 디코우더 62는 P 채널 트랜지스터 71, N 채널 트랜지스터 72-74와 인버터 75를 포함한다. 클럭신호 ø와 동위상인 클럭신호 øP가 단자 691과 692에 인가된다. 디코우더 62의 출력신호가 인버터 75와 단자 76을 경유하여 얻어지고 제15도에서 보인 비트선 BL1의 트랜지스터 661에 공급된다.
상기 언급한 실시예들에 있어서, 각 메모리 셀은 캐패시터와 MOS FET로 구성되지만 MOS FET 대신에 금속 절연 반도체(MIS)FET를 사용할 수도 있다.
용장 회로(redundancy circuit)에 있어서, 사용될 회로는 첫번째 회로가 결함이 있을때, 첫번째 회로에서 두번째 회로로 전환된다. 지금까지 언급한 메모리 셀은 메모리 셀의 캐패시터의 절연층을 파괴함으로써 첫번째 회로에서 두번째 회로를 전환하는 동작을 수행하기 위한 스위칭 소자 또는 장치로써 사용될 수도 있다.
더우기 본 발명은 이 실시예들로 제한되는 것이 아니고 본 발명의 범위에서 벗어남이 없이 여러가지 변화 및 수정이 가능하다.

Claims (8)

  1. 매트릭스 형태로 배열된 다수의 메모리 셀(M11, M21, M31, M12, M22, M32)로 구성되는 메모리 셀 어레이를 포함하는 프로그래머블 반도체 리드 온리 메모리 장치에 있어서, 상기 다수의 메모리 셀이 각 워드선(WL1, WL2, WL3)과 각 비트선(BL1, BL2)에 연결되고, 상기 각 메모리 셀 어레이의 상기 다수의 메모리 셀들은 워드선에 연결된 그의 게이트를 가지는 트랜지스터(Q11, Q21, Q31, Q12, Q22, Q32)와 캐패시터가 상기 트랜지스터 소오스를 거쳐 접지되도록 비트선에 연결된 그의 하나의 단자와 상기 트랜지스터에 연결된 그의 다른끝을 가지며 절연층을 포함하는 캐패시터(C11, C21, C31, C12, C22, C32)로 이루어지며, 상기 선택된 메모리 셀에 연결된 특정 워드선과 특정 비트선이 구동될 때, 선택된 메모리 셀만의 캐패시터의 상기 절연층이 파괴되고 그것에 의하여 캐패시터가 도전되는 프로그래머블 반도체 리드 온리 메모리 장치.
  2. 청구범위 제1항에 있어서, 각 메모리 셀의 상기 트랜지스터가 금속 절연 반도체 전계 효과 트랜지스터인 프로그래머블 반도체 리드 온리 메모리 장치.
  3. 청구범위 제2항에 있어서, 각 메모리 셀의 상기 트랜지스터가 N 채널 금속 절연 반도체 전계 효과 트랜지스터이고, 상기 N 채널 금속 절연 반도체 전계 효과 트랜지스터가 상기 캐패시터의 상기 다른 단자에 연결된 드레인과 접지된 소오스를 가지는 프로그래머블 반도체 리드 온리 메모리 장치.
  4. 청구범위 제1항에 있어서, 각각의 메모리 셀이 반도체 기판(21), 상기 반도체 기판의 표면의 일부에 형성된 첫번째와 두번째 불순물 영역(22, 26), 상기 반도체 기판상에 형성되고 상기 첫번째와 두번째 불순물 영역 위에 각각 형성된 첫번째와 두번째 접촉홀을 가지는 첫번째 절연층(23), 상기 반도체 기판상에 형성된 게이트층(27), 상기 첫번째 절연층의 상기 첫번째 접촉홀 위에 형성된 두번째 절연층(24), 상기 첫번째 절연층의 상기 두번째 접촉홀 위에 형성된 첫번째 배선층(28), 상기 두번째 절연층 위에 형성된 배선층(25)로 이루어지며, 상기 첫번째 배선층이 접지되고, 상기 두번째 배선층이 비트선에 연결되고, 상기 게이트층이 워드선에 연결되며, 상기 두번째 절연층이 상기 캐패시터의 절연층을 구성하는 프로그래머블 반도체 리드 온리 메모리 장치.
  5. 청구범위 제4항에 있어서, 상기 반도체 기판(21)이 P형 실리콘으로 만들어지고, 상기 첫번째 불순물 영역(22)이 이 트랜지스터의 드레인을 구성하는 n+형 불순물 영역이며, 상기 두번째 불순물 영역(26)이 트랜지스터의 소오스를 구성하는 n+형 불순물 영역인 프로그래머블 반도체 리드 온리 메모리 장치.
  6. 청구범위 제4항에 있어서, 비 선택된 메모리 셀의 트랜지스터에 있는 상기 첫번째 불순물 영역(22)이 공핍층을 형성함으로써 역바이어스되고, 상기 공핍층은 상기 두번째 절연층(24)의 용량보다 더 적은 용량을 가지는 프로그래머블 반도체 리드 온리 메모리 장치.
  7. 청구범위 제1항에 있어서, 상기 메모리 셀 어레이의 상기 다수 메모리 셀 모두의 캐패시터가 쓰기 주기의 첫번째 반주기 동안에 방전되고, 상기 선택된 메모리 셀의 트랜지스터만이 상기 쓰기 주기의 두번째 반주기 동안에 ON되는 프로그래머블 반도체 리드 온리 메모리 장치.
  8. 청구범위 제7항에 있어서, 어드레스 신호가 공급된 어드레스 레지스터(34), 상기 선택된 메모리 셀에 연결된 상기 특정 워드선을 구동함으로써 상기 메모리 셀 어레이 내에 상기 선택된 메모리 셀의 로우 어드레스를 표시하기 위하여 상기 어드레스 레지스터의 출력이 공급된 로우 디코우더(32), 상기 선택된 메모리 셀에 연결된 상기 특정 비트선을 구동함으로써 상기 메모리 셀 어레이내에서 상기 선택된 메모리 셀의 칼럼 어드레스를 표시하기 위하여 상기 어드레스 레지스터의 출력이 공급된 칼럼 디코우더(33) 및 상기 메모리 셀 어레이로부터 읽어낸 데이타를 수신하기 위하여 그리고 상기 메모리 셀 어레이에 쓰여질 데이타를 공급하기 위한 읽기/쓰기 회로(35)를 더 포함하며, 상기 읽기/쓰기 회로는 상기 칼럼 디코우더를 제어하기 위한 쓰기 회로를 포함하고 모든 워드선은 각 쓰기 주기의 처음 반주기 동안에 구동되며, 각 쓰기 주기의 처음 반주기에는 아무런 비트선도 구동되지 않고 각 쓰기 주기의 두번째 반주기에는 상기 선택된 메모리 셀에 연결된 상기 특정 비트선만이 구동되도록 상기 쓰기 회로가 상기 칼럼 디코우더를 제어하는 프로그래머블 반도체 리드 온리 메모리 장치.
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