JPS5862893A - Ｍｏｓダイナミツクメモリ - Google Patents
ＭｏｓダイナミツクメモリInfo
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- JPS5862893A JPS5862893A JP56161608A JP16160881A JPS5862893A JP S5862893 A JPS5862893 A JP S5862893A JP 56161608 A JP56161608 A JP 56161608A JP 16160881 A JP16160881 A JP 16160881A JP S5862893 A JPS5862893 A JP S5862893A
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- Japan
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- dummy
- word line
- memory
- cell plate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はｌトランジスタ形Ｍ）８ダイナミツク調にお
いて、セルプレート電圧をワード線信号で制御すること
により、高速に大きな信号を得ることができるＭＯ８ダ
イナミックメモリに関するものである。
いて、セルプレート電圧をワード線信号で制御すること
により、高速に大きな信号を得ることができるＭＯ８ダ
イナミックメモリに関するものである。
一般に、ｌトランジスタ形ＭＯ８ダイナミツクシＭでは
ＭＯ８チャバシタに蓄積された電荷の有無を２億情報の
１１１．％ □ Ｉに対応させている。そして、トラン
スファゲートを１オン′してＭＯＢキャパシタに蓄積さ
れた電荷をビット線に転送する。この時、電荷の有無に
よってビット線に生じる微少な電圧変化をセンスアンプ
回路で検出するものである７、第１図は従来のＭ）８ダ
イナミツクメモリのメモワアレイを示す構成図である。
ＭＯ８チャバシタに蓄積された電荷の有無を２億情報の
１１１．％ □ Ｉに対応させている。そして、トラン
スファゲートを１オン′してＭＯＢキャパシタに蓄積さ
れた電荷をビット線に転送する。この時、電荷の有無に
よってビット線に生じる微少な電圧変化をセンスアンプ
回路で検出するものである７、第１図は従来のＭ）８ダ
イナミツクメモリのメモワアレイを示す構成図である。
（１）は左側および右側にそれぞれマトリックス状に配
置したメモリセルであり、その詳細な断面を第２図に示
す。（２）はマトリックス状に配置したメモリセル（１
）の各行ごとに設けたセンスアンプ回路、（３）はこの
メモリセル（１）の各行ごとをこ設けると共にそのセン
スアンプ回路をはさんで左側および右側（こそれぞれ設
けたりｉ −４ｔル、（４）はメそリセル（１）および
ダミーセル（３）の行ごとに設けられ、センスアンプ回
路（２）をはさんで左側および右側にそれぞれ配置した
ビット線、（５）は左側および右側のメモリセル（１）
の列ごとに配置したワード線、（６）は左側および右側
のダミーセル（３）にそれぞれ配置したダミーワード線
、（７）は左側および右側のダミーセル（３）にそれぞ
れ接続し、φｐ倍信号送られるφｐ線、（８）は左側お
よび右側のメモリセル（１）およびダミーセル（３）に
接続する電圧ＶＤＤを印加するセルプレートである。
置したメモリセルであり、その詳細な断面を第２図に示
す。（２）はマトリックス状に配置したメモリセル（１
）の各行ごとに設けたセンスアンプ回路、（３）はこの
メモリセル（１）の各行ごとをこ設けると共にそのセン
スアンプ回路をはさんで左側および右側（こそれぞれ設
けたりｉ −４ｔル、（４）はメそリセル（１）および
ダミーセル（３）の行ごとに設けられ、センスアンプ回
路（２）をはさんで左側および右側にそれぞれ配置した
ビット線、（５）は左側および右側のメモリセル（１）
の列ごとに配置したワード線、（６）は左側および右側
のダミーセル（３）にそれぞれ配置したダミーワード線
、（７）は左側および右側のダミーセル（３）にそれぞ
れ接続し、φｐ倍信号送られるφｐ線、（８）は左側お
よび右側のメモリセル（１）およびダミーセル（３）に
接続する電圧ＶＤＤを印加するセルプレートである。
なお、第２図（こ示すメモリセル（１）はビット線（４
）を金属で構成し、ワード線をたとえばポリシリコンな
どの電極材料で構成する場合を示し、（８）はメモＩＪ
容、ｌのセルプレート、０１）はゲート酸化膜、（１は
メモリ端子を構成するＮ影領域、（至）はメモリセル相
互を分離する厚いフィールド酸化膜である。
）を金属で構成し、ワード線をたとえばポリシリコンな
どの電極材料で構成する場合を示し、（８）はメモＩＪ
容、ｌのセルプレート、０１）はゲート酸化膜、（１は
メモリ端子を構成するＮ影領域、（至）はメモリセル相
互を分離する厚いフィールド酸化膜である。
次に、上記第１図に示すＭＯ８ダイナミックメモリの動
作について簡単に説明する。まず、例えば左側のワード
線（５）のうちの１本のワード線が選択されると、メモ
リ容量のほば１／２の容量をもつダミーセルに接続され
た右側のダミーワード線（６）が選択される。このため
、対応する左側のビット線（４）と対応する右側のビッ
ト線（４）に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路（２）で検出・増幅するも
のである。
作について簡単に説明する。まず、例えば左側のワード
線（５）のうちの１本のワード線が選択されると、メモ
リ容量のほば１／２の容量をもつダミーセルに接続され
た右側のダミーワード線（６）が選択される。このため
、対応する左側のビット線（４）と対応する右側のビッ
ト線（４）に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路（２）で検出・増幅するも
のである。
従来のメモリ動作では、ワード線電圧がＶＤＤレベルに
達した時にビット線（４）に伝達される信号電荷量は、
メモリ容量をＣｓ、トランスファゲートのしきい値電圧
をＶＴとするとＣｓ （ＶＤＤ −ＶＴ ）であった。
達した時にビット線（４）に伝達される信号電荷量は、
メモリ容量をＣｓ、トランスファゲートのしきい値電圧
をＶＴとするとＣｓ （ＶＤＤ −ＶＴ ）であった。
しかし、近年のＭＯ８ダイナミックメモリの高集積・大
容鳳化、低電圧化のため、充分なＯｓ値、ＶＤＤ値を確
保することが困難になり、信号電荷量は低下し、動作マ
ージンもそれに従って挾くなってきた。
容鳳化、低電圧化のため、充分なＯｓ値、ＶＤＤ値を確
保することが困難になり、信号電荷量は低下し、動作マ
ージンもそれに従って挾くなってきた。
さらに、Ｍ０８ダイナミックメモリの大容欺化に伴いワ
ード線の負荷容態や抵抗が増大し、ワード線信号が遅延
し終端部における読み出し速度が連れるために高速動作
が困難になってきた。
ード線の負荷容態や抵抗が増大し、ワード線信号が遅延
し終端部における読み出し速度が連れるために高速動作
が困難になってきた。
本発明は上記のような従来のものの欠点を除去するため
になされたもので、１トランジスタ形ダ′１１１ イナミック鳩において、ワード線信号でセルプレート電
圧を放電し、同時にダミーワード線信号でダミーセルの
セルプレート電圧を放ｉ１し、ワード線およびダミーワ
ード線が選択駆動されている時間内にそのセルプレート
を再充電することにより取り扱える信号電荷量を飛躍的
に増大し、ワード線信号の遅延を補償すると共に、広い
電源電圧範囲で安定に動作するＭＯ８ダイナミック調を
提供することを目的としている。
になされたもので、１トランジスタ形ダ′１１１ イナミック鳩において、ワード線信号でセルプレート電
圧を放電し、同時にダミーワード線信号でダミーセルの
セルプレート電圧を放ｉ１し、ワード線およびダミーワ
ード線が選択駆動されている時間内にそのセルプレート
を再充電することにより取り扱える信号電荷量を飛躍的
に増大し、ワード線信号の遅延を補償すると共に、広い
電源電圧範囲で安定に動作するＭＯ８ダイナミック調を
提供することを目的としている。
第８図はこの発明に係るＭＯ８ダイナミックメモリの一
実施例を示す構成図である。（２）はその詳細な回路を
第４図〜第６図に示すセｌレプレート電圧コントロール
回路である。
実施例を示す構成図である。（２）はその詳細な回路を
第４図〜第６図に示すセｌレプレート電圧コントロール
回路である。
なお、第４図に示すセルプレート電圧コントロール回路
において、（１４＆）〜（１４（１）はエンハンスメン
ト型トランジスタで、第６図薔ζ示すセｌレプレート電
圧コントロール回路において、（１５ａ）はデプレ゛ソ
ション型トランジスタ、（１６ｂ）はエンハンスメント
型トランジスタで、第６図（ζ示すセルプレート電圧コ
ントロール回路において（１６ａ）は抵抗素子、（１６
ｂ）はエンハンスメント型トランジスタである。また、
第７図は第８図の一本のワード線についての回路図でセ
ルプレート電圧コントロール回路として第４図に示すも
のを接続した例を示している。同図において、（ロ）は
メデコーダ、（至）はワード線ドライバ、（至）は第８
図（Ｉ＆）に示す−ＰＲ信号が送られるφＰＲ線、（ホ
）は第８図（ｄ）に示すφＧ倍信号送られるφＧ線（５
ａ）は第８図（ｂ）に示す波形で立上がるワード線（５
）の駆動端、（５ｂ）は第８図（０）に示す波形で立上
がるワード線（５）の終端、（８ｂ）は第８図（ｅ）に
示す波形で放電するセルプレート（８）の放電端、（８
ａ）は第８図げ）に示すセルプレート（８）の終端であ
る。
において、（１４＆）〜（１４（１）はエンハンスメン
ト型トランジスタで、第６図薔ζ示すセｌレプレート電
圧コントロール回路において、（１５ａ）はデプレ゛ソ
ション型トランジスタ、（１６ｂ）はエンハンスメント
型トランジスタで、第６図（ζ示すセルプレート電圧コ
ントロール回路において（１６ａ）は抵抗素子、（１６
ｂ）はエンハンスメント型トランジスタである。また、
第７図は第８図の一本のワード線についての回路図でセ
ルプレート電圧コントロール回路として第４図に示すも
のを接続した例を示している。同図において、（ロ）は
メデコーダ、（至）はワード線ドライバ、（至）は第８
図（Ｉ＆）に示す−ＰＲ信号が送られるφＰＲ線、（ホ
）は第８図（ｄ）に示すφＧ倍信号送られるφＧ線（５
ａ）は第８図（ｂ）に示す波形で立上がるワード線（５
）の駆動端、（５ｂ）は第８図（０）に示す波形で立上
がるワード線（５）の終端、（８ｂ）は第８図（ｅ）に
示す波形で放電するセルプレート（８）の放電端、（８
ａ）は第８図げ）に示すセルプレート（８）の終端であ
る。
次に上記構成によるＭＯ８ダイナミックメモリの動作に
ついて、第７図を参照して説明する。まずメデコーダ（
ロ）によって選択されたワード線（５）がワード線ドラ
イバ（至）によって駆動された時、ワード線信号は第８
図（ｂ）に示すようにワード線（５）の駆動端（５ａ）
の立上りに対して第８図（ｅ）に示すようにワード線の
終端（６ｂ）の立上りが遅れる。このとき、第８図（Ｑ
）に示す遅れのワード線信号の立上がりにより、あらか
じめ電源電圧ＶＤＤ に充電されていたセルプレート（
８）の電圧が放電されるが、この放電波形も第８図（ｅ
）に対して第８図（ｆ）に示すよう（こ遅れる。そして
、ワード線信号の立上がりが一番遅れる第８図（Ｃ）に
示す波形に対応するセルプレートの放電は第８図（６）
に示すように早くなる。また、第８図（ｆ）に示す放電
の遅れるセルプレートに対応する第８図（ｂ） ｉこ示
すワード線信号は高速に立上がっているため、メモリセ
ル（１）からビット線（４）ヘノ信号電荷の転送は高速
に行なわれ、ワード線信号の遅延は補償されることにな
る。さらに、この時読み出される信号電荷にはワード線
（５）のレベルがＶＤＤであってもトランスファゲート
のしきい値電圧ＶＴによる損失が生じないことがわかる
。一方、セルプレート（８）の充電はセンスアンプ回路
（２）によるデータの検出・増幅後、あるいは書き込み
動作後、ワード線（５）がとじる前に−。信号を高レベ
ルにすることで行なわれる。データが５１′の場合は、
−〇が低レベルの時に（ＶＤＤ−ＶＴ’）であったメモ
リ端子（ロ）の電圧が（ＶＤＤ−ＶＴ＋αＶＤＤ）にブ
ーストされる（データーが１１′の時は、トランスファ
ゲートがカットオフしていることによる；αはブースト
効率）。データーが４０．１の場合は、ＩＩＩＧが低レ
ベルレベルになっても０マに保持される（データーが０
′の時は、トランスファゲートが導通しており、ビット
線はセンスアンプによりＯｖにクランプされている）。
ついて、第７図を参照して説明する。まずメデコーダ（
ロ）によって選択されたワード線（５）がワード線ドラ
イバ（至）によって駆動された時、ワード線信号は第８
図（ｂ）に示すようにワード線（５）の駆動端（５ａ）
の立上りに対して第８図（ｅ）に示すようにワード線の
終端（６ｂ）の立上りが遅れる。このとき、第８図（Ｑ
）に示す遅れのワード線信号の立上がりにより、あらか
じめ電源電圧ＶＤＤ に充電されていたセルプレート（
８）の電圧が放電されるが、この放電波形も第８図（ｅ
）に対して第８図（ｆ）に示すよう（こ遅れる。そして
、ワード線信号の立上がりが一番遅れる第８図（Ｃ）に
示す波形に対応するセルプレートの放電は第８図（６）
に示すように早くなる。また、第８図（ｆ）に示す放電
の遅れるセルプレートに対応する第８図（ｂ） ｉこ示
すワード線信号は高速に立上がっているため、メモリセ
ル（１）からビット線（４）ヘノ信号電荷の転送は高速
に行なわれ、ワード線信号の遅延は補償されることにな
る。さらに、この時読み出される信号電荷にはワード線
（５）のレベルがＶＤＤであってもトランスファゲート
のしきい値電圧ＶＴによる損失が生じないことがわかる
。一方、セルプレート（８）の充電はセンスアンプ回路
（２）によるデータの検出・増幅後、あるいは書き込み
動作後、ワード線（５）がとじる前に−。信号を高レベ
ルにすることで行なわれる。データが５１′の場合は、
−〇が低レベルの時に（ＶＤＤ−ＶＴ’）であったメモ
リ端子（ロ）の電圧が（ＶＤＤ−ＶＴ＋αＶＤＤ）にブ
ーストされる（データーが１１′の時は、トランスファ
ゲートがカットオフしていることによる；αはブースト
効率）。データーが４０．１の場合は、ＩＩＩＧが低レ
ベルレベルになっても０マに保持される（データーが０
′の時は、トランスファゲートが導通しており、ビット
線はセンスアンプによりＯｖにクランプされている）。
その後、ワード線（５）がとじるのでデーターはメモリ
セル内に取り込抜れる。その結果、信号電荷として約Ｃ
８（ＶＤＤ −ＶＴ 十αＶｎｐ ） （ａ ハフ−ス
ト効率、通常〜ｏ、９）が蓄積されることになる。
セル内に取り込抜れる。その結果、信号電荷として約Ｃ
８（ＶＤＤ −ＶＴ 十αＶｎｐ ） （ａ ハフ−ス
ト効率、通常〜ｏ、９）が蓄積されることになる。
このセルプレート電圧の充放電が行なわれるのは第７図
に示す回路から明らかなように、選択されたワード線（
５）についてのみである。選択されないメモリセル（１
）のセルプレート（８）はプリチャージタイム中に、プ
リチャージ信号−ＰＲ＃こまって電Ｆｉ［圧ＶＤＤレヘ
ルーこ保持される。
に示す回路から明らかなように、選択されたワード線（
５）についてのみである。選択されないメモリセル（１
）のセルプレート（８）はプリチャージタイム中に、プ
リチャージ信号−ＰＲ＃こまって電Ｆｉ［圧ＶＤＤレヘ
ルーこ保持される。
さらに、ダミーセルのセルプレート電位モダミーワード
線信号（６）によって同様に制御することにより、ダミ
ーセルのＭ）８ ’４ヤバシタ面積をメモリセルのＭＯ
Ｓキャパシタ面積の半分にすることが可能となる。すな
わち、メモリセルの信号電荷量の半分をダミーセルｆこ
蓄え、それらを比較することにより、メモリセルの信号
電荷の有無を判定し、その結果を２値情報の１０′、′
″１′に対応させる現在の方式において、＊Ｓａ圧の変
動に無関係にダミーセルのＭＯＳキャパシタ面積のみで
ダミーセルに蓄えられる電荷が決定できる利点がある。
線信号（６）によって同様に制御することにより、ダミ
ーセルのＭ）８ ’４ヤバシタ面積をメモリセルのＭＯ
Ｓキャパシタ面積の半分にすることが可能となる。すな
わち、メモリセルの信号電荷量の半分をダミーセルｆこ
蓄え、それらを比較することにより、メモリセルの信号
電荷の有無を判定し、その結果を２値情報の１０′、′
″１′に対応させる現在の方式において、＊Ｓａ圧の変
動に無関係にダミーセルのＭＯＳキャパシタ面積のみで
ダミーセルに蓄えられる電荷が決定できる利点がある。
以上詳細に説明したように、この発明に係るＭＯＳダイ
ナミックＭＭによれば、 メモリセルの構造を変えることやワード線信号ｔこＶＤ
Ｄ以上の高電圧を使用することなしに、１トランジスタ
形メモリの信号電荷量を飛躍的に増加させることができ
、さらに勧成分によるワード線の遅延が補償され、高速
に大きな信号電圧を得ることが可能になり、さらにダミ
ーセルのＭＯＳキャパシタ面積をメモリセルのＭＯ８キ
ャパシタの面積の半分に設計できるため、ＭＥ源電電圧
変動の電気的条件の変化に無関係にダミーセルにメモリ
セルの半分の電荷量を蓄えることが可能になり、動作領
域が広く安定に動作するＭＯ８ダイナミックＲＡＭが得
られる。
ナミックＭＭによれば、 メモリセルの構造を変えることやワード線信号ｔこＶＤ
Ｄ以上の高電圧を使用することなしに、１トランジスタ
形メモリの信号電荷量を飛躍的に増加させることができ
、さらに勧成分によるワード線の遅延が補償され、高速
に大きな信号電圧を得ることが可能になり、さらにダミ
ーセルのＭＯＳキャパシタ面積をメモリセルのＭＯ８キ
ャパシタの面積の半分に設計できるため、ＭＥ源電電圧
変動の電気的条件の変化に無関係にダミーセルにメモリ
セルの半分の電荷量を蓄えることが可能になり、動作領
域が広く安定に動作するＭＯ８ダイナミックＲＡＭが得
られる。
第１図は従来のＭＯ８ダイナミックメモリのメモリアレ
イヲ示す構成区、第２図はメモリセルの断面図、第８図
はこの発明に係るＭＯ８ダイナミックメモリの一実施例
を示す構成図、第４図は第８図のセルプレート電圧コン
トロール回路の一実施例を示す回路図、第５図は第８図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、第６図は第８図のセルプレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第７図は第８
図の１本のワード線についての回路図、第８図（１ｋ）
〜（ｆ）は第７図の各部の波形を示す図である。 （υ・・・メモリセル、（２）・・・センスアンプ回路
、（３）・・・ダミーセル、（４）・・・ビット線、（
５）・・・ワード線、（６）・・・ダミーワード線、（
７）・・・≠ｐ線、（８）・・・セルプレート、（９）
・・・ＩＩＥ源線、αＱ・・・ゲート酸化膜、０υ・・
・メモリ端子、（２）・・・フィールド酸化膜、（至）
・・・セルプレート電圧コントロール回路、（１４ｍ）
〜（１４ｃ）・・・エンハンスメント型トランジスタ、
（１５ａ）・・・デプレッショノ型トランジスタ、（１
５ｂ）−°″エンハンスメント型トランジス々 ｒ０
瞳）０．− 銅−鯖１寝２ｔ１（ｌｈｓ、、、−ｒ、ｙ
ｔ８，７７、ｌ 、／ Ｌ 刑トランジスタ、α
力・・・メデコーダ、（至）・・・ワード線ドライバ、
０ト・・−ＰＢ線、（イ）・・・φＧ線、代 理 人
葛 野 信 − 第２図 第４図 第５図 第６図 ／３ｃ
イヲ示す構成区、第２図はメモリセルの断面図、第８図
はこの発明に係るＭＯ８ダイナミックメモリの一実施例
を示す構成図、第４図は第８図のセルプレート電圧コン
トロール回路の一実施例を示す回路図、第５図は第８図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、第６図は第８図のセルプレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第７図は第８
図の１本のワード線についての回路図、第８図（１ｋ）
〜（ｆ）は第７図の各部の波形を示す図である。 （υ・・・メモリセル、（２）・・・センスアンプ回路
、（３）・・・ダミーセル、（４）・・・ビット線、（
５）・・・ワード線、（６）・・・ダミーワード線、（
７）・・・≠ｐ線、（８）・・・セルプレート、（９）
・・・ＩＩＥ源線、αＱ・・・ゲート酸化膜、０υ・・
・メモリ端子、（２）・・・フィールド酸化膜、（至）
・・・セルプレート電圧コントロール回路、（１４ｍ）
〜（１４ｃ）・・・エンハンスメント型トランジスタ、
（１５ａ）・・・デプレッショノ型トランジスタ、（１
５ｂ）−°″エンハンスメント型トランジス々 ｒ０
瞳）０．− 銅−鯖１寝２ｔ１（ｌｈｓ、、、−ｒ、ｙ
ｔ８，７７、ｌ 、／ Ｌ 刑トランジスタ、α
力・・・メデコーダ、（至）・・・ワード線ドライバ、
０ト・・−ＰＢ線、（イ）・・・φＧ線、代 理 人
葛 野 信 − 第２図 第４図 第５図 第６図 ／３ｃ
Claims (2)
- （１）ワード線を行方向に、ビット線を列方向に配置し
、ワード線信号でセルプレート電圧を放電し、ワード線
が選択駆動されている時間内にそのセｌレプレートを再
充電する方式の１トランジスタ形ＭＯ８ダイナミックメ
モリにおいて、ダミーセルのセルプレート電圧もメモリ
セルのセルプレート電圧と同じタイミングで充放電する
ことを特徴とするＭＯＢダイナミックメモリ。 - （２）前記ダミーセルの容量部面積とメモリセルの容量
部面積との比を１より小さい値に設定したことを特徴と
する特許請求の範囲第１項記載のＭＯ８ダイナミックメ
モリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161608A JPS5862893A (ja) | 1981-10-09 | 1981-10-09 | Ｍｏｓダイナミツクメモリ |
| US06/432,385 US4520466A (en) | 1981-10-09 | 1982-09-30 | Dynamic random access memory |
| DE19823236729 DE3236729A1 (de) | 1981-10-09 | 1982-10-04 | Dynamischer direktzugriffsspeicher |
| GB08228899A GB2107544B (en) | 1981-10-09 | 1982-10-08 | Dynamic randum access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161608A JPS5862893A (ja) | 1981-10-09 | 1981-10-09 | Ｍｏｓダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5862893A true JPS5862893A (ja) | 1983-04-14 |
Family
ID=15738388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161608A Pending JPS5862893A (ja) | 1981-10-09 | 1981-10-09 | Ｍｏｓダイナミツクメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4520466A (ja) |
| JP (1) | JPS5862893A (ja) |
| DE (1) | DE3236729A1 (ja) |
| GB (1) | GB2107544B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3202028A1 (de) * | 1982-01-22 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Integrieter dynamischer schreib-lese-speicher |
| JPS5938996A (ja) * | 1982-08-25 | 1984-03-03 | Mitsubishi Electric Corp | ランダムアクセスメモリ装置 |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS61296598A (ja) * | 1985-06-21 | 1986-12-27 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路 |
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