JPH0731908B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0731908B2 JPH0731908B2 JP60225353A JP22535385A JPH0731908B2 JP H0731908 B2 JPH0731908 B2 JP H0731908B2 JP 60225353 A JP60225353 A JP 60225353A JP 22535385 A JP22535385 A JP 22535385A JP H0731908 B2 JPH0731908 B2 JP H0731908B2
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- memory array
- potential
- setting circuit
- memory device
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、情報電荷を蓄積するキャパシタを持つメモリ
セルが複数個マトリクス状に配列形成されてメモリアレ
イを構成する半導体記憶装置に関する。
セルが複数個マトリクス状に配列形成されてメモリアレ
イを構成する半導体記憶装置に関する。
半導体記憶装置は近年、高集積化と素子の微細化が急速
に進んでいる。特に情報を電荷の形で蓄積するキャパシ
タとスイッチングMOSFETにより１メモリセルを構成する
ダイナミックRAM（dRAM）の高集積化は目覚ましいもの
がある。高集積化dRAMでは、メモリセルの占有面積縮小
にともなってソフトエラーが大きい問題となっている。
耐ソフトエラーを十分なものとし、且つセンス感度を十
分大きく保つためには、キャパシタの蓄積電荷量は余り
小さくすることはできない。占有面積を大きくすること
なく、メモリセルのキャパシタの容量を大きく保つため
の一つの方法は、キャパシタ絶縁膜を薄くすることであ
る。例えば、1MビットdRAMでは、キャパシタ絶縁膜とし
て100〜150ÅのSiO2膜が用いられる。この様な薄いキャ
パシタ絶縁膜を用いた場合、複数のキャパシタの共通電
極である所謂セルプレートを接地電位（VSS）または電
源電位（VCC）に設定すると、キャパシタ絶縁膜の絶縁
耐圧が問題となる。キャパシタ絶縁膜厚が100Åであっ
て、セルプレート電位をVCC＝5VまたはVSS＝0Vに設定し
た場合には、キャパシタ絶縁膜にかかる最大電界は5MV/
cmにも達するからである。そのためこの様な薄いキャパ
シタ絶縁膜を用いる場合には、セルプレートにVCCとVSS
の中間の電位（1/2）VCCを与える方式が採用される。
に進んでいる。特に情報を電荷の形で蓄積するキャパシ
タとスイッチングMOSFETにより１メモリセルを構成する
ダイナミックRAM（dRAM）の高集積化は目覚ましいもの
がある。高集積化dRAMでは、メモリセルの占有面積縮小
にともなってソフトエラーが大きい問題となっている。
耐ソフトエラーを十分なものとし、且つセンス感度を十
分大きく保つためには、キャパシタの蓄積電荷量は余り
小さくすることはできない。占有面積を大きくすること
なく、メモリセルのキャパシタの容量を大きく保つため
の一つの方法は、キャパシタ絶縁膜を薄くすることであ
る。例えば、1MビットdRAMでは、キャパシタ絶縁膜とし
て100〜150ÅのSiO2膜が用いられる。この様な薄いキャ
パシタ絶縁膜を用いた場合、複数のキャパシタの共通電
極である所謂セルプレートを接地電位（VSS）または電
源電位（VCC）に設定すると、キャパシタ絶縁膜の絶縁
耐圧が問題となる。キャパシタ絶縁膜厚が100Åであっ
て、セルプレート電位をVCC＝5VまたはVSS＝0Vに設定し
た場合には、キャパシタ絶縁膜にかかる最大電界は5MV/
cmにも達するからである。そのためこの様な薄いキャパ
シタ絶縁膜を用いる場合には、セルプレートにVCCとVSS
の中間の電位（1/2）VCCを与える方式が採用される。
しかしながら、セルプレート電位を（1/2）VCCに設定す
る方式を採用すると、別の問題が生じる。セルプレート
電位を（1/2）VCCに設定するためのセルプレート電位設
定回路として、基本的にはVCCとVSSの間に抵抗を直列接
続した抵抗分割を利用する。この場合、ワード線の電位
変動やセルノードの電位変動のよるカップリング・ノイ
ズの影響でセルプレート電位が変動するのをできるだけ
抑制することが必要である。そのためには分割抵抗の値
を低くしてセルプレート電位変動の回復力を大きくする
ことが望ましい。ところが分割抵抗を余り小さくする
と、この分割抵抗を通してVCCからVSSに流れる貫通電流
が大きくなり、dRAMの消費電力が大きくなる。従って分
割抵抗値を小さくすることには限界がある。
る方式を採用すると、別の問題が生じる。セルプレート
電位を（1/2）VCCに設定するためのセルプレート電位設
定回路として、基本的にはVCCとVSSの間に抵抗を直列接
続した抵抗分割を利用する。この場合、ワード線の電位
変動やセルノードの電位変動のよるカップリング・ノイ
ズの影響でセルプレート電位が変動するのをできるだけ
抑制することが必要である。そのためには分割抵抗の値
を低くしてセルプレート電位変動の回復力を大きくする
ことが望ましい。ところが分割抵抗を余り小さくする
と、この分割抵抗を通してVCCからVSSに流れる貫通電流
が大きくなり、dRAMの消費電力が大きくなる。従って分
割抵抗値を小さくすることには限界がある。
本発明は上記した点に鑑みなされたもので、消費電力を
大きくすることなくセルプレート電位の安定化を図った
信頼性の高い半導体記憶装置を提供することを目的とす
る。
大きくすることなくセルプレート電位の安定化を図った
信頼性の高い半導体記憶装置を提供することを目的とす
る。
〔発明の概要〕 本発明は、セルプレートに電源電位と接地電位の中間の
所定電位を与えるセルプレート電位設定回路を有する方
式のdRAMにおいて、セルプレート電位設定回路として、
メモリアレイ（またはメモリアレイを複数領域に分割す
る方式の場合はメモリアレイ・ブロック）の動作時（ア
クティブ時）と待機時（プリチャージ時）に応じてその
出力インピーダンスが可変制御される、即ち動作時に低
く待機時に高く制御されるものを用いたことを特徴とす
る。
所定電位を与えるセルプレート電位設定回路を有する方
式のdRAMにおいて、セルプレート電位設定回路として、
メモリアレイ（またはメモリアレイを複数領域に分割す
る方式の場合はメモリアレイ・ブロック）の動作時（ア
クティブ時）と待機時（プリチャージ時）に応じてその
出力インピーダンスが可変制御される、即ち動作時に低
く待機時に高く制御されるものを用いたことを特徴とす
る。
本発明によれば、メモリアレイまたはメモリアレイ・ブ
ロックが動作時にはセルプレート電位設定回路の出力イ
ンピーダンスを低くし、待機時には出力インピーダンス
を高くすることによって、動作時のセルプレートの電位
を安定に保ち、且つ待機時の無用な貫通電流を少なくす
ることができる。これにより、消費電力が小さく信頼性
の高いdRAMを実現することができる。
ロックが動作時にはセルプレート電位設定回路の出力イ
ンピーダンスを低くし、待機時には出力インピーダンス
を高くすることによって、動作時のセルプレートの電位
を安定に保ち、且つ待機時の無用な貫通電流を少なくす
ることができる。これにより、消費電力が小さく信頼性
の高いdRAMを実現することができる。
以下本発明の実施例を説明する。
第１図は一実施例のdRAMの概略構成を示す。メモリアレ
イMAは、周知の方法で半導体基板にキャパシタとMOSFET
からなるメモリセルをマトリクス状に配列形成して構成
されている。WL1,…,WLnはメモリセルを選択駆動するワ
ード線であり、BL1,▲▼1,BL1′，▲▼１′，
…はメモリセルと情報電荷のやりとりを行うビット線で
ある。この実施例は所謂フォールデッド・ビット線構成
の場合を示している。SAはセンスアンプ、RD1,RD2はロ
ウ・デコーダである。CPは全メモリセルのキャパシタの
共通電極として配設されたセルプレートを示している。
CPGはこのセルプレートCPに所定電位を与えるセルプレ
ート電位設定回路である。
イMAは、周知の方法で半導体基板にキャパシタとMOSFET
からなるメモリセルをマトリクス状に配列形成して構成
されている。WL1,…,WLnはメモリセルを選択駆動するワ
ード線であり、BL1,▲▼1,BL1′，▲▼１′，
…はメモリセルと情報電荷のやりとりを行うビット線で
ある。この実施例は所謂フォールデッド・ビット線構成
の場合を示している。SAはセンスアンプ、RD1,RD2はロ
ウ・デコーダである。CPは全メモリセルのキャパシタの
共通電極として配設されたセルプレートを示している。
CPGはこのセルプレートCPに所定電位を与えるセルプレ
ート電位設定回路である。
第２図はセルプレート電位設定回路CPGの具体的構成を
示す。セルプレートCPと電源電位VCCの間に接続された
第１の抵抗R1およびセルプレートCPと接地電位VSSの間
に接続された第２の抵抗R2がこの電位設定回路CPGの出
力電位を定める基本部分である。この実施例ではR1とR2
の抵抗値が等しく10kΩに設定されており、従ってセル
プレート電位は（1/2）VCCとなる。これらの抵抗R1,R2
とそれぞれ並列に、この電位設定回路CPGの出力インピ
ーダンスを可変するための第１および第２のMOSFET−T1
およびT2が設けられている。T1およびT2は、ゲートが共
通にMOSFET−T3〜T5からなる制御回路により制御され
て、導通度が可変されるようになっている。
示す。セルプレートCPと電源電位VCCの間に接続された
第１の抵抗R1およびセルプレートCPと接地電位VSSの間
に接続された第２の抵抗R2がこの電位設定回路CPGの出
力電位を定める基本部分である。この実施例ではR1とR2
の抵抗値が等しく10kΩに設定されており、従ってセル
プレート電位は（1/2）VCCとなる。これらの抵抗R1,R2
とそれぞれ並列に、この電位設定回路CPGの出力インピ
ーダンスを可変するための第１および第２のMOSFET−T1
およびT2が設けられている。T1およびT2は、ゲートが共
通にMOSFET−T3〜T5からなる制御回路により制御され
て、導通度が可変されるようになっている。
MOSFET−T6〜T11およびキャパシタＣの部分は、このセ
ルプレート電位設定回路の出力インピーダンスが所定時
間低インピーダンス状態に保たれた場合にこれを自動的
に高インピーダンス状態に戻すためのタイマ回路を構成
している。このタイマ回路は上記制御回路部分と同期し
て動作を開始するようになっている。
ルプレート電位設定回路の出力インピーダンスが所定時
間低インピーダンス状態に保たれた場合にこれを自動的
に高インピーダンス状態に戻すためのタイマ回路を構成
している。このタイマ回路は上記制御回路部分と同期し
て動作を開始するようになっている。
この実施例でのセルプレート電位設定回路CPGの動作を
次に第３図を参照して説明する。この回路は外部クロッ
クφ０〜φ２により動作するが、これらのクロックとし
てメモリ内部で用いられるクロックを流用することは可
能である。メモリが待機時にあっては、クロックφ０は
“H"レベル、φ１およびφ２は“L"レベルに保たれ、こ
のときMOSFET−T5およびT3がオンであってノードN1およ
びN2は“L"レベルにある。従って出力段の第１および第
２のMOSFET−T1およびT2はオフ状態であり、出力インピ
ーダンスはほぼ抵抗R1およびR2で決まる高インピーダン
ス状態に保たれる。メモリが動作時に入ると第３図
（ａ）に示すように先ず、クロックφ０が“L"レベルに
なる。これにより、ノードN2はフローティングになる。
クロックφ１が“H"レベルになると、ノードN1が“H"レ
ベルになり、次いでクロックφ２が“H"レベルになると
MOSFET−T4のソース・ゲート間容量によりノードN1は電
源電圧以上に昇圧され、ノードN2が“H"レベルになると
共に、MOSFET−T4がオフになる。これにより、出力段の
MOSFET−T1およびT2がオン状態になり、このセルプレー
ト電位設定回路CPGの出力インピーダンスが低下する。
従ってセルプレートCPに電位変動が生じても、MOSFET−
T1およびT2により速やかに回復する。なお、セルプレー
ト電位を（1/2）VCCに設定するこの実施例の場合、MOSF
ET−T1とT2はゲート長を同じにした時、ゲート幅の比を
4.2:1程度に設定しておくことが望ましい。クロックφ
０が“H"レベルに戻りメモリが待機状態に入ると、MOSF
ET−T5がオンになってノードN2が放電される結果、出力
段のMOSFET−T1およびT2はオフになる。
次に第３図を参照して説明する。この回路は外部クロッ
クφ０〜φ２により動作するが、これらのクロックとし
てメモリ内部で用いられるクロックを流用することは可
能である。メモリが待機時にあっては、クロックφ０は
“H"レベル、φ１およびφ２は“L"レベルに保たれ、こ
のときMOSFET−T5およびT3がオンであってノードN1およ
びN2は“L"レベルにある。従って出力段の第１および第
２のMOSFET−T1およびT2はオフ状態であり、出力インピ
ーダンスはほぼ抵抗R1およびR2で決まる高インピーダン
ス状態に保たれる。メモリが動作時に入ると第３図
（ａ）に示すように先ず、クロックφ０が“L"レベルに
なる。これにより、ノードN2はフローティングになる。
クロックφ１が“H"レベルになると、ノードN1が“H"レ
ベルになり、次いでクロックφ２が“H"レベルになると
MOSFET−T4のソース・ゲート間容量によりノードN1は電
源電圧以上に昇圧され、ノードN2が“H"レベルになると
共に、MOSFET−T4がオフになる。これにより、出力段の
MOSFET−T1およびT2がオン状態になり、このセルプレー
ト電位設定回路CPGの出力インピーダンスが低下する。
従ってセルプレートCPに電位変動が生じても、MOSFET−
T1およびT2により速やかに回復する。なお、セルプレー
ト電位を（1/2）VCCに設定するこの実施例の場合、MOSF
ET−T1とT2はゲート長を同じにした時、ゲート幅の比を
4.2:1程度に設定しておくことが望ましい。クロックφ
０が“H"レベルに戻りメモリが待機状態に入ると、MOSF
ET−T5がオンになってノードN2が放電される結果、出力
段のMOSFET−T1およびT2はオフになる。
タイマ回路部分は次のような動作をする。クロックφ２
が入るとMOSFET−T11とキャパシタＣの積分回路が動作
開始し、その出力電圧がMOSFET−T8〜T10により分圧さ
れてMOSFET−T6のゲートに入る。これにより、クロック
φ２が“H"レベルになってから一定時間後にMOSFET−T6
はオンになるから、クロックφ０が未だ“L"レベルの状
態にあってもノードN2は“L"レベルに戻される。第３図
（ｂ）はこの様子を示している。
が入るとMOSFET−T11とキャパシタＣの積分回路が動作
開始し、その出力電圧がMOSFET−T8〜T10により分圧さ
れてMOSFET−T6のゲートに入る。これにより、クロック
φ２が“H"レベルになってから一定時間後にMOSFET−T6
はオンになるから、クロックφ０が未だ“L"レベルの状
態にあってもノードN2は“L"レベルに戻される。第３図
（ｂ）はこの様子を示している。
セルプレート電位を安定化させるに必要な電位設定回路
CPGの出力インピーダンスＺ（但しＺは抵抗成分のみ）
は、実用上、セルプレートCPの容量をＣとし、低出力イ
ンピーダンス化している時間をτ、メモリのサイクルタ
イムをＴとすると、 CZ/τ＜（T/τ）×10 を満たす程度に設定すればよい。
CPGの出力インピーダンスＺ（但しＺは抵抗成分のみ）
は、実用上、セルプレートCPの容量をＣとし、低出力イ
ンピーダンス化している時間をτ、メモリのサイクルタ
イムをＴとすると、 CZ/τ＜（T/τ）×10 を満たす程度に設定すればよい。
こうしてこの実施例のdRAMでは、待機時の無用な貫通電
流を少なくし、動作時のセルプレート電位の安定化を図
ることができる。
流を少なくし、動作時のセルプレート電位の安定化を図
ることができる。
第４図は本発明の別の実施例のdRAMの概略構成を示す。
この実施例では、メモリアレイが二つのブロックMA1,MA
2に分割され、それぞれに独立にセルプレートCP1,CP2が
設けられて、これらの各セルプレートCP1,CP2に対して
それぞれセルプレート電位設定回路CPG11,CPG2を設けた
構成としている。一方のメモリアレイ・ブロックMA1は
あるアドレスAiが“H"レベルの時活性化され、このとき
他方のメモリアレイ・ブロックMA2は非活性（即ち待機
状態）である。アドレスAiが“L"レベルのときブロック
MA2が活性化され、このときブロックMA1は非活性であ
る。そこでセルプレート電位設定回路CPG1,CPG2は動作
状態にあるメモリアレイ・ブロック側については出力イ
ンピーダンスが低く、待機状態にあるメモリアレイ・ブ
ロック側については出力インピーダンスが高くなるよう
に制御される。
この実施例では、メモリアレイが二つのブロックMA1,MA
2に分割され、それぞれに独立にセルプレートCP1,CP2が
設けられて、これらの各セルプレートCP1,CP2に対して
それぞれセルプレート電位設定回路CPG11,CPG2を設けた
構成としている。一方のメモリアレイ・ブロックMA1は
あるアドレスAiが“H"レベルの時活性化され、このとき
他方のメモリアレイ・ブロックMA2は非活性（即ち待機
状態）である。アドレスAiが“L"レベルのときブロック
MA2が活性化され、このときブロックMA1は非活性であ
る。そこでセルプレート電位設定回路CPG1,CPG2は動作
状態にあるメモリアレイ・ブロック側については出力イ
ンピーダンスが低く、待機状態にあるメモリアレイ・ブ
ロック側については出力インピーダンスが高くなるよう
に制御される。
第５図はその様なセルプレート電位設定回路CPG1および
CPG2の具体的な構成例である。VCC間とVSS間を抵抗分割
して（1/2）VCCのセルプレート電位を出力することは基
本的に先の実施例と同じである。この実施例では、VCC
側およびVSS側それぞれの抵抗5Rのうち4Rに対して、２
個のMOSFETの並列回路を接続している。これらのMOSFET
は、一方のセルプレート電位設定回路CPG1側はクロック
φＡとアドレス信号Aiにより、他方のセルプレート電位
設定回路CPG2側はクロックφＡとアドレス信号▲▼
により制御される。クロックφＡはメモリ全体が活性化
された時に“H"レベルとなる信号である。
CPG2の具体的な構成例である。VCC間とVSS間を抵抗分割
して（1/2）VCCのセルプレート電位を出力することは基
本的に先の実施例と同じである。この実施例では、VCC
側およびVSS側それぞれの抵抗5Rのうち4Rに対して、２
個のMOSFETの並列回路を接続している。これらのMOSFET
は、一方のセルプレート電位設定回路CPG1側はクロック
φＡとアドレス信号Aiにより、他方のセルプレート電位
設定回路CPG2側はクロックφＡとアドレス信号▲▼
により制御される。クロックφＡはメモリ全体が活性化
された時に“H"レベルとなる信号である。
即ちこの実施例の場合、クロックφＡが“H"レベルで且
つアドレスAiが“H"レベルのとき、セルプレート電位設
定回路CPG1は抵抗4R部分が短絡されて低出力インピーダ
ンス状態になり、このとき他方のセルプレート電位設定
回路CPG2側は高出力インピーダンス状態に保たれる。ア
ドレス信号▲▼が“H"レベルのときこの関係は逆に
なる。従って２分割されたメモリアレイのうち、アドレ
ス信号により選択されて動作状態にあるブロックについ
てセルプレート電位設定回路の出力インピーダンスが低
くなり、セルプレートの電位安定化が図られる。この間
残りのブロックのセルプレート電位設定回路の出力イン
ピーダンスは高く保たれ、無用な貫通電流は抑制され
る。
つアドレスAiが“H"レベルのとき、セルプレート電位設
定回路CPG1は抵抗4R部分が短絡されて低出力インピーダ
ンス状態になり、このとき他方のセルプレート電位設定
回路CPG2側は高出力インピーダンス状態に保たれる。ア
ドレス信号▲▼が“H"レベルのときこの関係は逆に
なる。従って２分割されたメモリアレイのうち、アドレ
ス信号により選択されて動作状態にあるブロックについ
てセルプレート電位設定回路の出力インピーダンスが低
くなり、セルプレートの電位安定化が図られる。この間
残りのブロックのセルプレート電位設定回路の出力イン
ピーダンスは高く保たれ、無用な貫通電流は抑制され
る。
こうしてこの実施例によれば、先の実施例に比べてより
きめ細かい制御が行われ、効果的にdRAMの消費電力の低
減と信頼性向上が可能となる。
きめ細かい制御が行われ、効果的にdRAMの消費電力の低
減と信頼性向上が可能となる。
本発明は上記各実施例に限られるものではない。例え
ば、セルプレート電位は（1/2）VCCに限らず、VCCとVSS
の間の他の適当な値に設定する場合にも同様に本発明を
適用することができる。また第４図の実施例ではメモリ
アレイを２個の領域に分割する例を説明したが、更に多
くの領域に分割する方式を採用する場合にも本発明は有
効である。更にまた本発明は、メモリアレイの動作状態
に応じてセルプレート電位設定回路の出力インピーダン
スを可変制御することが基本であり、必要ならば、セル
プレート電位設定回路の出力インピーダンスを動作時に
高くし、待機時に低くするという制御を行うことも可能
である。
ば、セルプレート電位は（1/2）VCCに限らず、VCCとVSS
の間の他の適当な値に設定する場合にも同様に本発明を
適用することができる。また第４図の実施例ではメモリ
アレイを２個の領域に分割する例を説明したが、更に多
くの領域に分割する方式を採用する場合にも本発明は有
効である。更にまた本発明は、メモリアレイの動作状態
に応じてセルプレート電位設定回路の出力インピーダン
スを可変制御することが基本であり、必要ならば、セル
プレート電位設定回路の出力インピーダンスを動作時に
高くし、待機時に低くするという制御を行うことも可能
である。
【図面の簡単な説明】 第１図は本発明の一実施例のdRAMの概略構成を示す図、
第２図はそのセルプレート電位設定回路の具体的構成を
示す図、第３図（ａ）（ｂ）はそのセルプレート電位設
定回路の動作を説明するための波形図、第４図は他の実
施例のdRAMの概略構成を示す図、第５図はそのセルプレ
ート電位設定回路の具体的構成を示す図である。 MA……メモリアレイ、CP……セルプレート、CPG……セ
ルプレート電位設定回路、MA1,MA2……メモリアレイ・
ブロック、CP1,CP2……セルプレート、CPG1,CPG2……セ
ルプレート電位設定回路、BL,▲▼……ビット線、W
L……ワード線、SA……センスアンプ、RD1,RD2……ロウ
・デコーダ。
第２図はそのセルプレート電位設定回路の具体的構成を
示す図、第３図（ａ）（ｂ）はそのセルプレート電位設
定回路の動作を説明するための波形図、第４図は他の実
施例のdRAMの概略構成を示す図、第５図はそのセルプレ
ート電位設定回路の具体的構成を示す図である。 MA……メモリアレイ、CP……セルプレート、CPG……セ
ルプレート電位設定回路、MA1,MA2……メモリアレイ・
ブロック、CP1,CP2……セルプレート、CPG1,CPG2……セ
ルプレート電位設定回路、BL,▲▼……ビット線、W
L……ワード線、SA……センスアンプ、RD1,RD2……ロウ
・デコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭59−180888（ＪＰ，Ａ) 特開 昭58−9289（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体基板に、情報電荷を蓄積するキャパ
シタを持つメモリセルが複数個マトリクス状に配列形成
されたメモリアレイを有し、複数のキャパシタの共通電
極であるセルプレートに電源電位と接地電位の間の所定
電位を与えるセルプレート電位設定回路を有する半導体
記憶装置において、 前記セルプレート電位設定回路は、メモリアレイの動作
時に出力インピーダンスが低くなり、待機時に出力イン
ピーダンスが高くなるよう制御される構成としたことを
特徴とする半導体記憶装置。 - 【請求項２】前記セルプレート電位設定回路は、セルプ
レートと電源電位および接地電位の間にそれぞれ接続さ
れてセルプレート電位を定める第１の抵抗および第２の
抵抗と、セルプレートと電源電位および接地電位の間に
それぞれ接続された第１および第２のMOSFETと、これら
第１および第２のMOSFETの導通度をクロックにより同時
に制御する制御回路と、この制御回路と同期して動作を
開始し所定時間後に前記第１および第２のMOSFETを自動
的にオフ制御するタイマ回路とから構成されている特許
請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】前記メモリアレイは、選択的に活性化され
る複数ブロックに分割され、前記セルプレートは各メモ
リアレイ・ブロック毎に独立に設けられ、且つ前記セル
プレート電位設定回路は各メモリアレイ・ブロック毎に
それぞれ設けられて、動作時のメモリアレイ・ブロック
のセルプレート電位設定回路の出力インピーダンスが選
択的に低くなるように制御される特許請求の範囲第１項
記載の半導体記憶装置。 - 【請求項４】メモリアレイ・ブロック毎に設けられた複
数のセルプレート電位設定回路は、アドレス信号により
選択的に駆動される特許請求の範囲第３項記載の半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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