JPH0381236B2 - - Google Patents
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- JPH0381236B2 JPH0381236B2 JP58115890A JP11589083A JPH0381236B2 JP H0381236 B2 JPH0381236 B2 JP H0381236B2 JP 58115890 A JP58115890 A JP 58115890A JP 11589083 A JP11589083 A JP 11589083A JP H0381236 B2 JPH0381236 B2 JP H0381236B2
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000007423 decrease Effects 0.000 description 10
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体記憶装置に関し、特に、１トラ
ンジスタ１キヤパシタ形メモリセルを有するMIS
ダイナミツクランダムアクセスメモリ（RAM）
に関する。
ンジスタ１キヤパシタ形メモリセルを有するMIS
ダイナミツクランダムアクセスメモリ（RAM）
に関する。
技術の背景
主に、MISダイナミツクRAMにおいては、集
積度の点で有利な１トランジスタ１キヤパシタ形
メモリセルが用いられている。このメモリセル
は、ビツト線に接続されたソース（もしくはドレ
イン）とワード線に接続されたゲートを有するト
ランジスタ、およびこのトランジスタのドレイン
（もしくはソース）と所定電位に保持される電極
とにより構成されるキヤパシタを具備する。この
場合、キヤパシタにおいては、トランジスタのド
レインとして作用する半導体基板内の不純物拡散
層を一電極とし、上述の所定電位を保持する電極
をその対向電極とすれば、これら２つの電極間に
は薄い絶縁膜たとえば酸化膜（SiO2）が形成さ
れている。そして、情報“１”もしくは“０”は
このキヤパシタに電荷が蓄積されているか否かに
よつて表わされる。
積度の点で有利な１トランジスタ１キヤパシタ形
メモリセルが用いられている。このメモリセル
は、ビツト線に接続されたソース（もしくはドレ
イン）とワード線に接続されたゲートを有するト
ランジスタ、およびこのトランジスタのドレイン
（もしくはソース）と所定電位に保持される電極
とにより構成されるキヤパシタを具備する。この
場合、キヤパシタにおいては、トランジスタのド
レインとして作用する半導体基板内の不純物拡散
層を一電極とし、上述の所定電位を保持する電極
をその対向電極とすれば、これら２つの電極間に
は薄い絶縁膜たとえば酸化膜（SiO2）が形成さ
れている。そして、情報“１”もしくは“０”は
このキヤパシタに電荷が蓄積されているか否かに
よつて表わされる。
上述のメモリセルのキヤパシタの対向電極に
は、通常、電源電圧VccもしくはVssが印加される
が、最近、対向電極に印加される電圧を（Vcc−
Vss）／２とすることによりキヤパシタ占有面積
を小さくする方法が採用されることがある。この
場合、キヤパシタ絶縁膜の耐圧に余裕が生ずる
た、その分、絶縁膜を薄くでき、この結果、キヤ
パシタの単位面積当りの容量は増加する。たとえ
ば、絶縁膜の厚さを1/2にすれば、所定容量を得
るためのキヤパシタ面積は1/2で済む。つまり、
デバイス面積の微細化に伴うセル容量の減少とい
う問題に対する有効な手段を提供することにな
る。
は、通常、電源電圧VccもしくはVssが印加される
が、最近、対向電極に印加される電圧を（Vcc−
Vss）／２とすることによりキヤパシタ占有面積
を小さくする方法が採用されることがある。この
場合、キヤパシタ絶縁膜の耐圧に余裕が生ずる
た、その分、絶縁膜を薄くでき、この結果、キヤ
パシタの単位面積当りの容量は増加する。たとえ
ば、絶縁膜の厚さを1/2にすれば、所定容量を得
るためのキヤパシタ面積は1/2で済む。つまり、
デバイス面積の微細化に伴うセル容量の減少とい
う問題に対する有効な手段を提供することにな
る。
従来技術と問題点
従来の電位Vcc／２（Vss＝０をキヤパシタの対
向電極に印加するダイナミツクRAMにおいて
は、上述の電位Vcc／２を発生する手段としてVcc
を分割する分圧回路を用いている。そして、分圧
回路の低抗値はスタンバイ電流を小さく抑えるた
めに相当大きく、たとえば数10〜数100kΩに設
定している。また、同時に、メモリセルのキヤパ
シタの対向電極の容量は大きく、この結果、電源
電位の変動にキヤパシタの対向電極電位が迅速に
追随できず、延いては、メモリセルの記憶内容の
破壊引き起こす恐れがあるという問題点があつ
た。
向電極に印加するダイナミツクRAMにおいて
は、上述の電位Vcc／２を発生する手段としてVcc
を分割する分圧回路を用いている。そして、分圧
回路の低抗値はスタンバイ電流を小さく抑えるた
めに相当大きく、たとえば数10〜数100kΩに設
定している。また、同時に、メモリセルのキヤパ
シタの対向電極の容量は大きく、この結果、電源
電位の変動にキヤパシタの対向電極電位が迅速に
追随できず、延いては、メモリセルの記憶内容の
破壊引き起こす恐れがあるという問題点があつ
た。
発明の目的
本発明の目的は、上述の従来形における問題点
に鑑み、電源電位Vccの1/2を発生する分圧回路と
実際にキヤパシタ対向電極に電源電位を印加する
トランジスタ回路とを別々に設け、分圧回路の基
準電位とキヤパシタ対向電極電位との大小に応じ
てトランジスタ回路を駆動させることにより、キ
ヤパシタ対向電極の電位を電源電位の変動に迅速
に追随させることにある。
に鑑み、電源電位Vccの1/2を発生する分圧回路と
実際にキヤパシタ対向電極に電源電位を印加する
トランジスタ回路とを別々に設け、分圧回路の基
準電位とキヤパシタ対向電極電位との大小に応じ
てトランジスタ回路を駆動させることにより、キ
ヤパシタ対向電極の電位を電源電位の変動に迅速
に追随させることにある。
発明の構成
上述の目的を達成するために本発明によれば、
第１、第２の電源電位を発生する第１、第２の電
源電位発生手段、複数のワード線、複数のビツト
線、該ビツト線と前記ワード線との交差点に設け
られた１トランジスタ１キヤパシタ形メモリセ
ル、前記第１、第２の電源電位の中間の基準電位
を発生する分圧回路、前記第１、第２の電源電位
発生手段間に直列接続されその接続点電位を印加
電位として前記メモリセルのキヤパシタ対向電極
に印加する第１、第２のトランジスタ、前記基準
電位と前記印加電位とを周期的に比較する比較回
路、および、該比較回路の出力に応じて前記第
１、第２のトランジスタの一方をオン駆動させる
トランジスタ駆動回路を具備し、前記印加電位を
前記基準電位に収束させるようにした半導体記憶
装置が提供される。
第１、第２の電源電位を発生する第１、第２の電
源電位発生手段、複数のワード線、複数のビツト
線、該ビツト線と前記ワード線との交差点に設け
られた１トランジスタ１キヤパシタ形メモリセ
ル、前記第１、第２の電源電位の中間の基準電位
を発生する分圧回路、前記第１、第２の電源電位
発生手段間に直列接続されその接続点電位を印加
電位として前記メモリセルのキヤパシタ対向電極
に印加する第１、第２のトランジスタ、前記基準
電位と前記印加電位とを周期的に比較する比較回
路、および、該比較回路の出力に応じて前記第
１、第２のトランジスタの一方をオン駆動させる
トランジスタ駆動回路を具備し、前記印加電位を
前記基準電位に収束させるようにした半導体記憶
装置が提供される。
また、本発明の他の形態として、第１、第２の
電源電位を発生する第１、第２の電源電位発生手
段、複数のワード線、複数のビツト線、該ビツト
線と前記ワード線との交差点に設けられた１トラ
ンジスタ１キヤパシタ形メモリセル、前記第１、
第２の電源電位の中間である第１、第２の基準電
位を発生する第１、第２の分圧回路、前記第１、
第２の電源電位発生手段間に直列接続されその接
続点電位を印加電位として前メモリセルのキヤパ
シタ対向電極に印加する第１、第２のトランジス
タ、前記第１の基準電位と前記印加電位とを周期
的に比較する第１の比較回路、前記第２の基準電
位と前記印加電位とを周期的に比較する第２の比
較回路、および前記第１の比較回路の出力に応じ
て前記第１のトランジスタのオンオフ駆動させ前
記第２の比較回路の出力に応じて前記第２のトラ
ンジスタのオンオフ駆動させるジスタ駆動回路を
具備し、前記印加電位を前記第１、第２の基準電
位の間に収束させるようにした半導体記憶装置が
提供される。
電源電位を発生する第１、第２の電源電位発生手
段、複数のワード線、複数のビツト線、該ビツト
線と前記ワード線との交差点に設けられた１トラ
ンジスタ１キヤパシタ形メモリセル、前記第１、
第２の電源電位の中間である第１、第２の基準電
位を発生する第１、第２の分圧回路、前記第１、
第２の電源電位発生手段間に直列接続されその接
続点電位を印加電位として前メモリセルのキヤパ
シタ対向電極に印加する第１、第２のトランジス
タ、前記第１の基準電位と前記印加電位とを周期
的に比較する第１の比較回路、前記第２の基準電
位と前記印加電位とを周期的に比較する第２の比
較回路、および前記第１の比較回路の出力に応じ
て前記第１のトランジスタのオンオフ駆動させ前
記第２の比較回路の出力に応じて前記第２のトラ
ンジスタのオンオフ駆動させるジスタ駆動回路を
具備し、前記印加電位を前記第１、第２の基準電
位の間に収束させるようにした半導体記憶装置が
提供される。
発明の実施例
以下、図面を参照して本発明を従来形と比較し
て説明する。
て説明する。
第１図は従来の電位Vcc／２をキヤパシタ対向
電極に印加するダイナミツクRAMを示す回路図
である。第１図において、メモリセルMC1はワ
ード線WL1とビツト線BLとの交差点に設けられ、
メモリセルMC2はワード線WL2とビツト線と
の交差点に設けられている。メモリセルMC1，
MC2はトランジスタQ1，Q2およびキヤパシタC1，
C2を有する１トランジスタ１キヤパシタ形であ
る。メモリセルMC1，MC2のキヤパシタC1，C2
のトランジスタ側のノードN1，N2は半導体基板
内の不純物拡散層により形成され、他方、絶縁膜
を挾んで形成される対向電極は電源電位Vccの1/2
の電位に保持されている。すなわち、抵抗R1，
R2（R1＝R2）により構成される分圧回路VDの出
力電位OPが上記対向電極に印加されている。こ
れにより、キヤパシタC1，C2の絶縁膜を薄くし
てその容量を大きくできる。また、電源電圧Vcc
による電流消費を抑えるために、抵抗R1，R2の
値は数10〜数100kΩに設定される。なお、他の
ワード線、他のビツト線対も存在するが図示省略
してある。また、すべてのビツト線は本来のメモ
リセル以外に各１つのダミーセルに接続され、こ
れらのダミーセルはビツト線BL群、ビツト線
群毎に設けられたダミーワード線に接続されてい
るが、ダミーセルおよびダミーワード線も図示省
略されている。
電極に印加するダイナミツクRAMを示す回路図
である。第１図において、メモリセルMC1はワ
ード線WL1とビツト線BLとの交差点に設けられ、
メモリセルMC2はワード線WL2とビツト線と
の交差点に設けられている。メモリセルMC1，
MC2はトランジスタQ1，Q2およびキヤパシタC1，
C2を有する１トランジスタ１キヤパシタ形であ
る。メモリセルMC1，MC2のキヤパシタC1，C2
のトランジスタ側のノードN1，N2は半導体基板
内の不純物拡散層により形成され、他方、絶縁膜
を挾んで形成される対向電極は電源電位Vccの1/2
の電位に保持されている。すなわち、抵抗R1，
R2（R1＝R2）により構成される分圧回路VDの出
力電位OPが上記対向電極に印加されている。こ
れにより、キヤパシタC1，C2の絶縁膜を薄くし
てその容量を大きくできる。また、電源電圧Vcc
による電流消費を抑えるために、抵抗R1，R2の
値は数10〜数100kΩに設定される。なお、他の
ワード線、他のビツト線対も存在するが図示省略
してある。また、すべてのビツト線は本来のメモ
リセル以外に各１つのダミーセルに接続され、こ
れらのダミーセルはビツト線BL群、ビツト線
群毎に設けられたダミーワード線に接続されてい
るが、ダミーセルおよびダミーワード線も図示省
略されている。
第１図においては、分圧回路VDの抵抗R1，R2
が大きく且つキヤパシタ対向電極の容量も大きい
ために、電源電位が変動しても対向電極電位OP
はそれに迅速に追随できないという問題点があ
る。
が大きく且つキヤパシタ対向電極の容量も大きい
ために、電源電位が変動しても対向電極電位OP
はそれに迅速に追随できないという問題点があ
る。
第２図は本発明に係るダイナミツクRAMの一
実施例を示す回路図である。第２図においては、
比較回路COM、トランジスタ駆動回路DR、およ
びトランジスタ回路TCが分圧回路VDとメモリ
セルのキヤパシタ対向電極との間に付加されてい
る。
実施例を示す回路図である。第２図においては、
比較回路COM、トランジスタ駆動回路DR、およ
びトランジスタ回路TCが分圧回路VDとメモリ
セルのキヤパシタ対向電極との間に付加されてい
る。
比較回路COMは分圧回路VDが発生する基準
電位とキヤパシタ対向電極電位OPとを比較する
ものであつて、フリツプフロツプを構成するトラ
ンジスタQ11，Q12、このフリツプロツプをアク
テイブにするためのトランジスタQ13、および基
準電位VRおよび対向電極電位OPをフリツプフロ
ツプに印加させるためのトランスフアトランジス
タQ14，Q15より構成されている。
電位とキヤパシタ対向電極電位OPとを比較する
ものであつて、フリツプフロツプを構成するトラ
ンジスタQ11，Q12、このフリツプロツプをアク
テイブにするためのトランジスタQ13、および基
準電位VRおよび対向電極電位OPをフリツプフロ
ツプに印加させるためのトランスフアトランジス
タQ14，Q15より構成されている。
トランジスタ駆動回路DRは比較回路COMの出
力に応じて後段のトランジスタ回路TCのトラン
ジスタQ31，Q32の導電率を変化させるものであ
つて、同一構成の２つの駆動回路DR−１，DR
−２より構成されている。すなわち、各駆動回路
DR−１（DR−２）はトランジスタQ21〜Q24（Q′21
〜Q′24）より構成されている。駆動回路DR−１
は、比較回路COMのノードN3の電位がノードN4
の電位より高いとき、すなわち対向電極電位OP
が基準電位VRより低いときに、ノードN7の電位
を高くしてトランジスタQ31の導電率を大きく
し、これにより、対向電極電位OPを高くして基
準電位VRに近づける。他方、駆動回路DR−２
は、比較回路COMのノードN4の電位がノードN3
の電位より高いときすなわち対向電極電位OPが
基準電位VRより高いときに、ノードN3の電位を
高くしてトランジスタQ32の導電率を大きくし、
これにより、対向電極電位OPを低くして基準電
位VRに近づける。つまり、対向電極電位OPは基
準電位VRに収束するように制御されることにな
る。そして、メモリセルのキヤパシタ対向電極電
位OPの分圧回路VDからでなくトランジスタ回
路TCから印加されており、対向電極電位OPを迅
速に変化させることができる。
力に応じて後段のトランジスタ回路TCのトラン
ジスタQ31，Q32の導電率を変化させるものであ
つて、同一構成の２つの駆動回路DR−１，DR
−２より構成されている。すなわち、各駆動回路
DR−１（DR−２）はトランジスタQ21〜Q24（Q′21
〜Q′24）より構成されている。駆動回路DR−１
は、比較回路COMのノードN3の電位がノードN4
の電位より高いとき、すなわち対向電極電位OP
が基準電位VRより低いときに、ノードN7の電位
を高くしてトランジスタQ31の導電率を大きく
し、これにより、対向電極電位OPを高くして基
準電位VRに近づける。他方、駆動回路DR−２
は、比較回路COMのノードN4の電位がノードN3
の電位より高いときすなわち対向電極電位OPが
基準電位VRより高いときに、ノードN3の電位を
高くしてトランジスタQ32の導電率を大きくし、
これにより、対向電極電位OPを低くして基準電
位VRに近づける。つまり、対向電極電位OPは基
準電位VRに収束するように制御されることにな
る。そして、メモリセルのキヤパシタ対向電極電
位OPの分圧回路VDからでなくトランジスタ回
路TCから印加されており、対向電極電位OPを迅
速に変化させることができる。
以下、第２図の回路動作を第３図Ａ，Ｂを参照
して詳細に説明する。
して詳細に説明する。
第３図Ａは対向電極電位OPが基準電位VR（＝
Vcc／２）より高い場合を示す。動作はクロツク
信号φ0（0），φ1（1）、およびφ2の立上りに従
つ
て進行する。始めに、クロツク信号φ0が立上り、
従つて、クロツク信号0が立下ると、比較回路
COMが動作する。つまり、OP＞VRであるので、
トランジスタQ11の導電率が大きく且つトランジ
スタQ12の導電率が小さくなつて、ノードN3，
N4の電位差は大きくなる。最終的にはノードN3
の電位はVss（＝０）となる。このとき、クロツク
信号φ1，1はローレベル，ハイレベルにそれぞ
れ保持されているので、駆動回路DR−１，DR
−２のノードN5，N6は共に電源電位Vccによつて
充電されてハイレベル電位に保持されている。
Vcc／２）より高い場合を示す。動作はクロツク
信号φ0（0），φ1（1）、およびφ2の立上りに従
つ
て進行する。始めに、クロツク信号φ0が立上り、
従つて、クロツク信号0が立下ると、比較回路
COMが動作する。つまり、OP＞VRであるので、
トランジスタQ11の導電率が大きく且つトランジ
スタQ12の導電率が小さくなつて、ノードN3，
N4の電位差は大きくなる。最終的にはノードN3
の電位はVss（＝０）となる。このとき、クロツク
信号φ1，1はローレベル，ハイレベルにそれぞ
れ保持されているので、駆動回路DR−１，DR
−２のノードN5，N6は共に電源電位Vccによつて
充電されてハイレベル電位に保持されている。
次に、クロツク信号φ1が立上り、従つて、ク
ロツク信号1が立下ると、ノードN4の電位およ
びクロツク信号φ1が共にハイレベルとなるので、
駆動回路DR−１のトランジスタQ22，Q23は共に
オンとなり、従つて、ノードN5の電位はVssに低
下する。他方、ノードN3の電位はローレベルで
あるので、駆動回路DR−１のトランジスタQ′22
はオフ状態を保持し、従つて、ノードN6の電位
はハイレベルに保持される。
ロツク信号1が立下ると、ノードN4の電位およ
びクロツク信号φ1が共にハイレベルとなるので、
駆動回路DR−１のトランジスタQ22，Q23は共に
オンとなり、従つて、ノードN5の電位はVssに低
下する。他方、ノードN3の電位はローレベルで
あるので、駆動回路DR−１のトランジスタQ′22
はオフ状態を保持し、従つて、ノードN6の電位
はハイレベルに保持される。
次に、クロツク信号φ2が立上ると、駆動回路
DR−２のノードN6は浮遊状態にあるので、ブー
トストラツプ効果によりさらに立上り、従つて、
トランジスタQ′24がオンとなつてノードN8の電
位も立上る。この結果、トランジスタQ32の導電
率が大きくなつて対向電極電位OPは低下するこ
とになる。なお、駆動回路DR−１のノードN5に
はオン状態のトランジスタQ22，Q23のためにブ
ートストラツプ効果は発生せず、従つて、トラン
ジスタQ24はオフ状態を保持するので、ノードN7
の電位は上昇しない。
DR−２のノードN6は浮遊状態にあるので、ブー
トストラツプ効果によりさらに立上り、従つて、
トランジスタQ′24がオンとなつてノードN8の電
位も立上る。この結果、トランジスタQ32の導電
率が大きくなつて対向電極電位OPは低下するこ
とになる。なお、駆動回路DR−１のノードN5に
はオン状態のトランジスタQ22，Q23のためにブ
ートストラツプ効果は発生せず、従つて、トラン
ジスタQ24はオフ状態を保持するので、ノードN7
の電位は上昇しない。
第３図Ｂは対向電極電位OPが基準電位VRより
低い場合を示す。この場合、第３図Ａの場合と逆
の動作が行われる。つまり、クロツク信号φ0が
立上り且つクロツク信号0が立下つて比較回路
COMが動作すると、ノードN4の電位が低下し、
次いで、クロツク信号φ1が立上り且つクロツク
φ1が立下ると、駆動回路DR−２のノードN6の
電位が立下る。そして、クロツク信号φ2が立上
ると、ブートストラツプ効果によりノードN5の
電位がさらに立上り、従つて、ノードN7の電位
が上昇してトランジスタQ31の導電率を大きくす
ることになる。この結果、対向電極電位OPは上
昇することになる。
低い場合を示す。この場合、第３図Ａの場合と逆
の動作が行われる。つまり、クロツク信号φ0が
立上り且つクロツク信号0が立下つて比較回路
COMが動作すると、ノードN4の電位が低下し、
次いで、クロツク信号φ1が立上り且つクロツク
φ1が立下ると、駆動回路DR−２のノードN6の
電位が立下る。そして、クロツク信号φ2が立上
ると、ブートストラツプ効果によりノードN5の
電位がさらに立上り、従つて、ノードN7の電位
が上昇してトランジスタQ31の導電率を大きくす
ることになる。この結果、対向電極電位OPは上
昇することになる。
このようにして、第２図の回路においては、対
向電極電位OPは基準電位VRに収束するように変
化することになる。なお、本実施例ではトランジ
スタQ31，Q32のいずれか一方は常にオンとなる
ためこの部分での消費電力が大きい。この部分の
消費電力の低減を実現した実施例は第４図に示さ
れている。
向電極電位OPは基準電位VRに収束するように変
化することになる。なお、本実施例ではトランジ
スタQ31，Q32のいずれか一方は常にオンとなる
ためこの部分での消費電力が大きい。この部分の
消費電力の低減を実現した実施例は第４図に示さ
れている。
第４図は本発明に係るダイナミツクRAMの他
の実施例を示す回路図であつて、第２図に対し
て、分圧回路VD′および比較回路COM′が付加さ
れている。この分圧回路VD′が発生する基準電位
VR′は分圧回路VDが発生する基準電位VRより高
く設定されている。すなわち、VR′＞VRである。
比較回路COM′は基準電位VR′と対向電極電位OP
とを比較するものであつて、比較回路COMと同
一構成をなしている。そして、比較回路COMの
ノードN4が駆動回路DR−１に接続されているの
に対し、比較回路COM′のノードN′3が駆動回路
DR−２に接続されている。
の実施例を示す回路図であつて、第２図に対し
て、分圧回路VD′および比較回路COM′が付加さ
れている。この分圧回路VD′が発生する基準電位
VR′は分圧回路VDが発生する基準電位VRより高
く設定されている。すなわち、VR′＞VRである。
比較回路COM′は基準電位VR′と対向電極電位OP
とを比較するものであつて、比較回路COMと同
一構成をなしている。そして、比較回路COMの
ノードN4が駆動回路DR−１に接続されているの
に対し、比較回路COM′のノードN′3が駆動回路
DR−２に接続されている。
次に、第５図Ａ〜Ｃを参照して第４図の回路動
作を説明する。
作を説明する。
第５図Ａは対向電極電位OPが基準電位VR′よ
り高い場合を示す。この場合、当然OP＞VRであ
るのでクロツク信号φ0が立上り且つクロツク信
号0が立下ると、比較回路COM，COM′は共に
同一動作を行う。すなわち、比較回路COMのノ
ードN3の電位が低下し、同様に、比較回路
COM′のノードN3′の電位が低下する。しかしな
がら、比較回路COMのノードN3は後段の駆動回
路DR−１に接続されておらず、比較回路
COM′のノードN3′が後段の駆動回路DR−２に接
続されているので、以後のクロツク信号φ1（1），
φ2の動作によつてブートストラツプ効果が生ず
るのは駆動回路DR−２のノードN6のみである。
この結果、ノードN6の電位はさらに上昇し、ト
ランジスタQ24′がオン状態に保持され、従つて、
ノードN3の電位が上昇してトランジスタQ32の導
電率が大きくなり、対向電極電位OPは低下する
ことになる。
り高い場合を示す。この場合、当然OP＞VRであ
るのでクロツク信号φ0が立上り且つクロツク信
号0が立下ると、比較回路COM，COM′は共に
同一動作を行う。すなわち、比較回路COMのノ
ードN3の電位が低下し、同様に、比較回路
COM′のノードN3′の電位が低下する。しかしな
がら、比較回路COMのノードN3は後段の駆動回
路DR−１に接続されておらず、比較回路
COM′のノードN3′が後段の駆動回路DR−２に接
続されているので、以後のクロツク信号φ1（1），
φ2の動作によつてブートストラツプ効果が生ず
るのは駆動回路DR−２のノードN6のみである。
この結果、ノードN6の電位はさらに上昇し、ト
ランジスタQ24′がオン状態に保持され、従つて、
ノードN3の電位が上昇してトランジスタQ32の導
電率が大きくなり、対向電極電位OPは低下する
ことになる。
第５図Ｂは対向電極電位OPが基準電位VR′よ
り低く基準電位VRより高い場合である。すなわ
ち、VR＜OP＜VR′である。この場合、クロツク
信号φ0が立上り且つクロツク信号0が立下ると、
比較回路COM，COM′は逆の動作を行う。すな
わち、比較回路COMのノードN3の電位が低下
し、逆に、比較回路COM′のノードN4′の電位が
低下する。しかしながら、比較回路COMのノー
ドN3および比較回路COM′のノードN4′は共に後
段の駆動回路DR−１，DR−２に接続されてお
らず、従つて、以後のクロツク信号φ1（1），φ2
の動作によつてブートストラツプ効果は駆動回路
DR−１，DR−２のノードN5，N6のいずれにも
発生しない。従つて、トランジスタQ24，Q24′は
共にオンとならず、トランジスタQ31，Q32の導
電率は共に変化しない。つまり、現状が維持され
ることになる。
り低く基準電位VRより高い場合である。すなわ
ち、VR＜OP＜VR′である。この場合、クロツク
信号φ0が立上り且つクロツク信号0が立下ると、
比較回路COM，COM′は逆の動作を行う。すな
わち、比較回路COMのノードN3の電位が低下
し、逆に、比較回路COM′のノードN4′の電位が
低下する。しかしながら、比較回路COMのノー
ドN3および比較回路COM′のノードN4′は共に後
段の駆動回路DR−１，DR−２に接続されてお
らず、従つて、以後のクロツク信号φ1（1），φ2
の動作によつてブートストラツプ効果は駆動回路
DR−１，DR−２のノードN5，N6のいずれにも
発生しない。従つて、トランジスタQ24，Q24′は
共にオンとならず、トランジスタQ31，Q32の導
電率は共に変化しない。つまり、現状が維持され
ることになる。
第５図Ｃは対向電極電位OPが基準電位VRより
低い場合を示す。この場合、当然OP＜VR′であ
るので、クロツク信号φ0が立上り且つクロツク
信号0が立下ると、比較回路COM，COM′は共
に同一動作を行う。すなわち。比較回路COMの
ノードN4の電位が低下し、同様に、比較回路
COM′のノードN4′の電位が低下する。しかしな
がら、比較回路COM′のノードN4′は後段の駆動
回路DR−２に接続されておらず、比較回路COM
のノードN4が後段の駆動回路DR−１に接続され
ているので、以後のクロツク信号φ1（1），φ2の
動作によつてブートストラツプ効果が生ずるのは
駆動回路DR−１のノードN5のみである。この結
果、ノードN5の電位はさらに上昇し、トランジ
スタQ24がオン状態に保持され、従つて、ノード
N7の電位が昇してトランジスタQ31の導電率が大
きくなり、対向電極電位OPは上昇することにな
る。
低い場合を示す。この場合、当然OP＜VR′であ
るので、クロツク信号φ0が立上り且つクロツク
信号0が立下ると、比較回路COM，COM′は共
に同一動作を行う。すなわち。比較回路COMの
ノードN4の電位が低下し、同様に、比較回路
COM′のノードN4′の電位が低下する。しかしな
がら、比較回路COM′のノードN4′は後段の駆動
回路DR−２に接続されておらず、比較回路COM
のノードN4が後段の駆動回路DR−１に接続され
ているので、以後のクロツク信号φ1（1），φ2の
動作によつてブートストラツプ効果が生ずるのは
駆動回路DR−１のノードN5のみである。この結
果、ノードN5の電位はさらに上昇し、トランジ
スタQ24がオン状態に保持され、従つて、ノード
N7の電位が昇してトランジスタQ31の導電率が大
きくなり、対向電極電位OPは上昇することにな
る。
このようにして、第４図の回路においては、対
向電極電位OPは基準電位VR′とVRとの間の範囲
内に収束するように変化することになる。
向電極電位OPは基準電位VR′とVRとの間の範囲
内に収束するように変化することになる。
発明の効果
以上説明したように本発明によれば、対向電極
電位OPを基準電位に対してあるいは基準電位の
範囲内に収束するように制御し、しかも、対向電
極電位OPの印加位発生用回路を基準電位発生用
の動作が遅い分圧回路とは別個に設けているの
で、対向電極電位を電源電位の変動に迅速に追随
させることができる。
電位OPを基準電位に対してあるいは基準電位の
範囲内に収束するように制御し、しかも、対向電
極電位OPの印加位発生用回路を基準電位発生用
の動作が遅い分圧回路とは別個に設けているの
で、対向電極電位を電源電位の変動に迅速に追随
させることができる。
第１図は従来の電位Vcc／２をキヤパシタ対向
電極に印加するダイナミツクRAMを示す回路
図、第２図は本発明に係るダイナミツクRAMの
一実施例を示す回路図、第３図Ａ，Ｂは第２図の
回路動作を示すタイミング図、第４図は本発明に
係るダイナミツクRAMの他の実施例を示す回路
図、第５図Ａ，Ｂ，Ｃは第４図の回路動作を示す
タイミング図である。 Vcc，Vss：電源電位、WL1，WL2：ワード線、
BL，：ビツト線、MC1，MC2：メモリセル、
VD，VD′：分圧回路、COM，COM′：比較回
路、DR：トランジスタ駆動回路、TC：トラン
ジスタ回路。
電極に印加するダイナミツクRAMを示す回路
図、第２図は本発明に係るダイナミツクRAMの
一実施例を示す回路図、第３図Ａ，Ｂは第２図の
回路動作を示すタイミング図、第４図は本発明に
係るダイナミツクRAMの他の実施例を示す回路
図、第５図Ａ，Ｂ，Ｃは第４図の回路動作を示す
タイミング図である。 Vcc，Vss：電源電位、WL1，WL2：ワード線、
BL，：ビツト線、MC1，MC2：メモリセル、
VD，VD′：分圧回路、COM，COM′：比較回
路、DR：トランジスタ駆動回路、TC：トラン
ジスタ回路。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の電源電位を発生する第１、第２
の電源電位発生手段、複数のワード線、複数のビ
ツト線、該ビツト線と前記ワード線との交差点に
設けられた１トランジスタ１キヤパシタ形メモリ
セル、前記第１、第２の電源電位の中間の基準電
位を発生する分圧回路、前記第１、第２の電源電
位発生手段間に直列接続されその接続点電位を印
加電位として前記メモリセルのキヤパシタ対向電
極に印加する第１、第２のトランジスタ、前記基
準電位と前記印加電位とを周期的に比較する比較
回路、および、該比較回路の出力に応じて前記第
１、第２のトランジスタの一方をオン駆動させる
トランジスタ駆動回路を具備し、前記印加電位を
前記基準電位に収束させるようにした半導体記憶
装置。 ２ 第１、第２の電源電位を発生する第１、第２
の電源電位発生手段、複数のワード線、複数のビ
ツト線、該ビツト線と前記ワード線との交差点に
設けられた１トランジスタ１キヤパシタ形メモリ
セル、前記第１、第２の電源電位の中間である第
１、第２の基準電位を発生する第１、第２の分圧
回路、前記第１、第２の電源電位発生手段間に直
列接続されその接続電点位を印加電位として前記
メモリセルのキヤパシタ対向電極に印加する第
１、第２のトランジスタ、前記第１の基準電位と
前記印加電位とを周期的に比較する第１の比較回
路、前記第２の基準電位と前記印加電位とを周期
的に比較する第２の比較回路、および前記第１の
比較回路の出力に応じて前記第１のトランジスタ
のオンオフ駆動させ前記第２の比較回路の出力に
応じて前記第２のトランジスタのオンオフ駆動さ
せるトランジスタ駆動回路を具備し、前記印加電
位を前記第１、第２の基準電位の間に収束させる
ようにした半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115890A JPS6010494A (ja) | 1983-06-29 | 1983-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115890A JPS6010494A (ja) | 1983-06-29 | 1983-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010494A JPS6010494A (ja) | 1985-01-19 |
| JPH0381236B2 true JPH0381236B2 (ja) | 1991-12-27 |
Family
ID=14673723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115890A Granted JPS6010494A (ja) | 1983-06-29 | 1983-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010494A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636312B2 (ja) * | 1987-01-20 | 1994-05-11 | 日本電気株式会社 | ワ−ド線フロ−ティング防止回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730193A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Semiconductor storage device |
| JPS5894190A (ja) * | 1981-11-27 | 1983-06-04 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
-
1983
- 1983-06-29 JP JP58115890A patent/JPS6010494A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730193A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Semiconductor storage device |
| JPS5894190A (ja) * | 1981-11-27 | 1983-06-04 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010494A (ja) | 1985-01-19 |
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